CMOS图象比较敏感器是近些年崛起的一类固体光学镜头。CMOS图象比较敏感器材有成本低、功耗低（是CCD耗的1/1000~1/100）、简易的数据插口、任意浏览、运作简单（单一的CMOS兼容充电电池提供）、高速传输（可超过1000帧／秒）、体型小及其根据上面信号分析电源电路能够完成智能化解决作用等特性而获得广泛运用。有一些CMOS图象比较敏感器材有规范的I2C系统总线插口，可便捷使用到系统软件中。有一些沒有这类系统总线通信接口的专用型CMOS图象比较敏感器必须提升外界光耦电路。因为CMOS比较敏感器的驱使数据信号绝大多数是模拟信号，因而可选用FPCA根据Verilog HDL编程语言造成推动时钟频率数据信号。Verilog HDL语言表达是IEEE规范的用以数字逻辑的硬件配置描述语言，具备普遍的逻辑性综合性专用工具适用，简约便于了解。文中就STAR250这个CMOS图象比较敏感器，得出应用Verilog HDL语言表达设计方案的逻辑性光耦电路和模拟仿真結果。

1、CMOS图象比较敏感器STAR250

STAR250是一款专为通讯卫星天文学导航栏的星定位追踪器（tracker）设计方案的CMOS图象比较敏感器。因为外太空中带有很多辐射源，集成ic中添加了防辐射电源电路以增强室内空间运用的稳定性。STAR250的技术参数以下：

（1）0．5μm CMOS加工工艺；

（2）512x512分辨率，像素大小25μmx25μm；

（3）每一个清晰度4个感光二极管，提升MTF（幅度值变换作用）和降低PRNU（非均一化光回应）；

（4）防辐射设计方案；

（5）上面双取样电源电路相抵FPN（固定不动方式噪音）；

（6）电子快门：

（7）较大30帧／秒；

（8）能够取子对话框；

（9）上面10位ADC；

（10）瓷器JLCC-84针封裝。

STAR250是数字功放清晰度的线扫描仪CMOS图象比较敏感器。全部清晰度的輸出都联接到列系统总线，而且在列系统总线上每例都是有一个列放大仪。应用二次取样技术性，操纵列放大仪能够从读取数据信号中减掉感光模块上一次收集残余的正电荷。上面ADC单独于比较敏感器，能够应用还可以借助手机软件关掉，而用外界的ADC。STAR250为了更好地运用便捷有多种多样读出数据的方式 （对话框方法、电子快门等），不一样的读取方法有不一样的时钟频率规定。

传统式的电子计算机或复印机的图象坐标系界定左上方为起点（0，0），在STAR250中界定右上方为起点（0，0），如图所示1。那样比较敏感器輸出模拟信号后可以便捷地转化为电子计算机文件格式的图象，便捷事后的解决。对话框扫描仪方法是从上到下、从从左往右一个清晰度一个清晰度地扫描仪。

2、STAR250时序数据信号

STAR250根据2个流程进行图象的收集。第一步是逐行扫描RESET清晰度。行内像素RESET后，行内从上一次RESET或读取后累积的全部感光正电荷被排尽。从RESET行清晰度逐渐新的曝出周期时间。第二步是这次曝出周期时间数据信息读取。以电流的方式读取，随后历经ADC变换为数据量。因为正电荷选用排出来式载入，CMOS图象比较敏感器的清晰度读取不能修复，载入全过程也等同于RESET清晰度，因此 CMOS比较敏感器行RESET的速度载入速率一样。

STAR250根据三个表针校准全部图象详细地址：Yrd当今扫描仪行，Yrst当今RESET行，Yrd当今读取清晰度。这三个表针都是有对应的挪动存储器，根据设定这三个存储器的初值能够调节收集对话框的尺寸和部位。图象收集的流程如图2。每秒的图象帧率根据设定Yrd和Yrst开展操纵，曝出周期时间也由这两个量操纵。这一時间量可以用室内空间间距（行间距）表明，界定DelayLines=︱Yrst-Yrd ︱。因为每一行的RESET和载入时间固定不动的，因此 DelayLines假如固定不动那麼帧数也就固定不动了。将DelayLines转化成清晰度的合理積分時间（快门速度），是将Delay-Lines乘于载入一行清晰度常用的時间。载入一行清晰度常用的时间段由四一部分构成：（1）行中合理清晰度的数量（由行的长短界定）；（2）载入一个清晰度常用的時间；（3）清晰度积累正电荷变换为数据量的時间；（4）挑选新一行常用的時间。比如在主数字时钟頻率为12MHz时，清晰度的输入输出頻率为主导数字时钟的二分频6MHz，因而一行清晰度所须要的时长为512×1/6MHz=85．3μs。再再加上自动换行所需時间，一行清晰度的载入時间大概90μs上下。因而能够依据这一时间设置DelayLines来操纵快门速度。

3、Verilog HDL推动时钟频率设计方案

历经之上剖析得知，CMOS图象比较敏感器收集时能够分成RESET全过程和收集全过程。時间上2个全过程是单独的，如图所示3。但在FPGA內部解决这两部份的电源电路物理学上是一起存有，因而需要将对应的数据信号根据置标志位的方式 置为合理或失效。

STAR250需要数据推动数据信号共2八个，在其中SELECT数据信号在正常的运用时，立即接PCB板的Vcc。因而需FPGA操纵的驱使数据信号有2七个。依据收集全过程还可以把数据信号区分为列放大仪数据信号，包含CAL、Reset、Lr、S、R、LdY。这6个数据信号在每一行的复位一部分都需要使用，因而能够撰写到一个控制模块（ColControl）中；方式数据信号（PaternCtrl）控制模块用于设定CMOS比较敏感器的工作模式及原始详细地址，包含G0、G1、Bitlnvert和Addr［8：0］共12个数据信号。在其中G0、G1用于设计输出的扩大倍率，BitInvert用以将輸出取反，Addr［8：0］则设定收集的开始详细地址；行读取数据信号模块（YlCtrl）造成行读取详细地址的同歩数据信号SyncYl立即钟推动数据信号ClkYl；行RESET数据信号模块（YrCtrl）造成行RE-SET详细地址的同歩数据信号SyncYr立即钟推动数据信号ClkYr；清晰度模块（RowCtrl）造成行内像素原始详细地址的运载数据信号LdX及关联数据信号SyncX；内行人时钟信号控制模块（RowClk）造成列内像素的数字时钟推动CLKX、ADC推动时钟信号CLkAdc及輸出三态操纵数据信号TriAdc。系统软件的键入数据信号为主导数字时钟CLK、EosX行内像素末尾数据信号、EosYl帧内行人末尾数据信号、EosYr帧内RESET行末尾数据信号、集成ic的RESET数据信号。历经那样区划后的模块化设计Verilog程序流程就非常易写了。历经高层控制模块综合性转化成的网表如图4。走线模拟仿真状态图如图所示5，在其中时钟信号过度聚集变为灰黑色带条状，一样輸出数字时钟CIkX及ClkAdc也是灰黑色带条状。在时钟频率上ClkX与ClkAdc是正相反关联，在TriAdc维持高电平时輸出合理。所制定的驱使数据信号模拟仿真波型与基础理论波型十分合乎。那样就完成了STAR250的时钟频率光耦电路设计方案。

应用Verilog语言设记时序逻辑性具备很高的高效率。融合CMOS比较敏感器特点能够便捷地研发出推动时序逻辑电路。但务必对CMOS图象比较敏感器的数字信号处理精确，恰当分离出来这些单独的讯号和同用的数据信号，用时钟频率数字逻辑推动数据信号，用组成逻辑性完成不一样收集全过程的时间上的分离出来。走线延迟时间是需要考量的，选用流水线技术能够预测分析延迟时间，确保数据信号的准确性。尽管原文中仍未得出清晰度ADC輸出的储存电源电路，但事实上立即应用TriAdc数据信号做为SRAM的片选，ClaAdc的低电频做为写数据信号，SRAM的地点在ClkAdc的上升沿提升、降低沿载入。那样就可以进行图象信息的储存。之上Verilog程序流程在FLEXl0kl0上走线完成。经数字示波器观查逻辑性恰当，CMOS比较敏感器一切正常工作中。

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