时序逻辑电路按其逻辑思维作用和结构特点可分成组成时序逻辑电路和时钟频率时序逻辑电路。单一的跟门、或门、与非门、或非门、非门等逻辑门不能进行繁杂的数据控制系统设计规定。组成时序逻辑电路是使用2个或两种之上基本上逻辑门来完成更好用、繁杂的思维作用。

　　下面跟着我们一起了解一下有关组成时序逻辑电路的实验原理吧。

　　一、试验目地

　　1、把握用与非门构成的简单电路，并检测其逻辑思维作用。

　　2、把握用基本上逻辑门设计方案组成电源电路的方式 。

　　二、实验原理

　　数字电路设计按逻辑性作用和线路构造的差异特性，可分成组成时序逻辑电路和时钟频率时序逻辑电路两类。组成时序逻辑电路是依据给出的逻辑问题，设计方案出能完成逻辑性作用的电源电路。用小规模纳税人集成电路芯片完成组成时序逻辑电路，规定是应用的集成ic至少，联线至少。一般设计方案流程以下：

　　1、最先依据具体情况明确键入自变量、輸出变量值的数量，列举逻辑性真值表。

　　2、依据真值表，一般选用卡诺图开展化简，得到逻辑运算。

　　3、假如已对元器件种类有一定的要求或限定，则应将函数表达式转换成与元器件种类相一致 的方式。

　　4、依据化简或改变后的逻辑运算，绘制时序逻辑电路。

　　5、依据时序逻辑电路图，搜索常用集成化元器件的引脚图，将引脚号标在原理图上，再布线 认证。

　　三、实验室仪器及元器件

　　数据试验箱一台，集成化集成ic74LS00一块、74LS20三块，输电线多个。

　　四、试验內容

　　1、用非跟门完成异或门的思维作用

　　（1） 用集成电路芯片74LS00和74LS20（74LS20引脚见图1所显示），按图2联接电源电路（自身设计方案布线脚标），A、B接键入逻辑性，F接輸出逻辑性表明，查验准确无误，随后打开开关电源。

　　（2）按表1的标准开展精确测量，将輸出端F的思维情况填写表内

　　（3） 由逻辑性真值表，写下该控制电路的逻辑运算

　　2、用与非门构成“三路表决器”

　　（1）用74LS00和74LS20构成三路表决器，按图3联接电源电路（自身设计方案布线脚标），A，B，C接键入逻辑性，F接輸出逻辑性表明，查验准确无误，随后打开开关电源。

　　（2）按表2的标准开展精确测量，将輸出端F的思维情况填写表内。

　　3、设计方案一个“四路表决器”时序逻辑电路并检测

　　设计方案一个四自变量的多通道表决器。当键入自变量A、B、C、D有三个或三个之上为1时，輸出F为1；不然輸出F为0。

　　（1）依据设计方案规定列举表3四人表决器真值表。

　　（2）用卡诺图化简逻辑运算，写下逻辑性表述，F=

　　（3）用74LS20与非门完成“四人表决器”，绘制试验电源电路，标明布线脚并检测，认证所列真值表。

　　4、设计方案型题型：

　　使用两块74LS00，设计方案一个静脉注射——受血辨别电源电路，当静脉注射者和受血者的血形合乎以下标准时，配型取得成功，受血者可接纳静脉注射者给予的血夜。

　　（1）A 型血能够败给A 或AB 型血的人；

　　（2）B 型血能够败给B 或AB 型血的人；

　　（3）AB 型血只能够败给AB 型血的人；

　　（4）O 型血能够败给A、B、AB、O 型血的人。

　　提醒：AB意味着静脉注射者血形；CD意味着受血者血形。00为o型血，01为A型血；10为B型血，11为AB型血，F为1可互相静脉注射，为0不能互相静脉注射。先列举真值表绘制卡诺图写下最简和非式，并绘制时序逻辑电路图。

　　用卡诺图化简逻辑运算，写下逻辑性表述：

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