如要应用数据流分析实体模型实行编码，LabVIEW将同歩FPGA上的逻辑性。默认设置 状况下，LabVIEW FPGA在程序框图的逻辑运算间置放一个存储器，以利润最大化每一个实际操作实行需要的推广時间。

散播延迟就是指数据信号由一个存储器散播至下一个存储器需要的時间。组成途径是数据信号由一个存储器经另一个存储器的逻辑性和布线的结合。

因为每一个指令周期均升级存储器內容，因而散播延迟务必低于指令周期。散播延迟由两部份构成：逻辑性延迟和联线延迟。逻辑性延迟是数据信号历经的逻辑门总数和类别的涵数，一般表明散播延迟中最重要的部件。联线延迟是数据信号根据的联线途径的涵数，其一般不大。由于FPGAc语言编译器试着尽量密切的结合组成途径的部件。但当FPGA VI做到FPGA的容积受限时，涵数间的物理学间距将提升。与此同时联线延迟将变成2个存储器间整体散播延迟的关键构成部分。如2个存储器间的散播延迟超过FPGA数字时钟速度，FPGAc语言编译器将回到按时不正确。该按时不正确称之为时间限制或周期时间限定矛盾。

注： 给出涵数的逻辑性延迟随终端设备转变 。联线延迟在每一次FPGA VI编译程序时均产生变化。

LabVIEW FPGA控制模块专用型于转化成可在单周期时间按时循环系统外界以最少40 MHz的数字时钟速度运作的电源电路。40 MHz数字时钟速度相匹配的是25 ns的指令周期。为了更好地防止两个存储器间的散播延迟超过25 ns，大部分LabVIEW涵数均包括一个輸出存储器，因而必须一个完全的数字时钟实行周期时间。如两个存储器间的散播延迟超过了25 ns，FPGA VI没法在40 MHz默认设置 的数字时钟速度进行编译程序。

比如，假定涵数A必须6 ns的逻辑性延迟，涵数B必须14 ns的逻辑性延迟。如次序联线涵数A和B，而没有涵数间加上存储器。总体逻辑性延迟为20 ns。若想在40 MHz的默认设置 数字时钟速度下进行编译程序，联线延迟只有为5 ns。依据FPGAc语言编译器在涵数间的连接方法，联线延迟很有可能超过或不超过5 ns。如以下情景和1和2所显示。

在情景1中，设计方案达到40 MHz的按时限定。在情景2中，设计方案不符合40 MHz的数字时钟限定。当使用者试着编译程序FPGA VI时将造成按时矛盾不正确。比较之下情景3中，两个涵数中间加入了存储器。加上存储器后将造成两个单独的散播延迟。即便 联线途径较长，两个散播延迟均可完成在40 MHz内进行编译程序。

当涵数坐落于单周期时间按时循环系统外时，FPGAc语言编译器将在涵数的逻辑性级间匀称置放存储器，以将逻辑性区划为可在默认设置 FPGA数字时钟速度内实行的一部分。如涵数包括运作在FPGA上的內部存储器（比如，储存器方式连接点），涵数的实行时间周期总数与涵数存储器总数相同。

如在同一数字时钟速度下，必须以较小的延迟实行逻辑性可应用单周期时间按时循环系统。当在单周期时间按时循环系统内置放涵数，c语言编译器不容易包括用以该涵数的輸出存储器，因而单周期时间按时循环系统可在一个指令周期内进行。一些涵数（比如窗函数放缩或FFT Express VI），即便 当其坐落于单周期时间按时循环系统內部时，也需用好几个数字时钟实行周期时间。挥手体制可用来管理方法以上涵数的信息按时。

如单周期时间按时循环系统内的散播延迟超过指令周期，按时矛盾剖析对话框将强调无法达到按时规定的单周期时间按时循环系统。在某种情形下，可应用意见反馈连接点或移位寄存器减少组成途径的长短，以完成流水线设计。

注： 当在单周期时间按时循环系统内采用高吞吐率数学函数，客户可加上內部存储器减少涵数间的组成途径长短。

大中型FPGA运用的資源考虑到

每一个FPGA终端设备包括一定数目的触发器原理。因为存储器应用触发器原理，用以FPGA VI的存储器总数和种类将决策FPGA VI是不是可以达到FPGA终端设备的要求。一般存储器应用的触发器原理总数与基本数据类型总宽相比应。比如，布尔运算存储器仅必须一个触发器原理来存放数据信息，而一个I64存储器必须应用64个存储器来存放数据信息。

针对大多数消费者而言，FPGA上比较有限的触发器原理总数并没有难题。但如FPGA上的資源耗光，则必须提升FPGA VI的尺寸。

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