自动控制系统经常必须解决所搜集到的各种各样数据量数据信号。一般自动控制系统选用通用性MCU进行系统软件每日任务。但当体系中收集信号量较多时，仅借助MCU则很困难系统软件每日任务。对于这一难题，明确提出一种根据FPGA技术性的多通道数据量收集控制模块。运用FPGA的I/O端口数多且可编程控制器设定的特性，配上VHDL撰写的 FPGA內部逻辑性，完成收集多通道数据量数据信号。

　　该数据量收集控制模块具体功用是收集键入的36路数据及差分信号，并将编帧后的数据信号数据信息上发送给上位机软件，上位机软件经解压解决后表明数据信号相对应的状况开展分辨。依据设计方案规定，所精确测量的36路模拟信号中，有15路正差分信号。他们均由一个同歩差分信号开启，因而必须精确测量这种正单脉冲的间距和相应于同歩数据信号单脉冲的延迟。规定收集步幅不可以超过10 ns，即收集頻率高过100 MHz。而别的模拟信号必须表明高低电频情况，在其中一路数据信号是固定不动頻率数据信号，需精确测量其頻率值。上位机软件规定表明所收集数据信号的情况。

　　控制模块基本原理框架图

　　FPGA內部逻辑性功能齐全，外场电源电路设计方案根据简易、靠谱的标准。该组件由FIFO、USB2.0单片机设计、光学隔离器等部份构成。36路模拟信号经光学隔离器进到FPGA主控芯片模块，以供收集;FPGA解决收集到的数据信号，转化成数据信息开展编帧，随后载入FIFO。USB单片机设计获取FIFO中的数据信息，根据USB电缆线传输给上位机软件，上位机软件将传输来的数据信息解帧，随后表明全部数据信号情况。控制模块根据开关电源插口向每个一部分供电系统。其基本原理方框图如图所示1所显示。

　　FPGA配备电源电路

　　FPGA是选用XILINX企业的Spantan-II系列产品XC2S100E，该系列产品元器件的核心选用2.5 V供电系统，输出功率达到200 MHz;I/O端口号供电系统电流为3.3 V，可承担5 V的键入上拉电阻。Spartan-II系列产品的FPGA具备多种多样的I/O端口号資源。其I/O端口号輸出油压缓冲器接受达到24 mA源出电流量和48 mA灌进电流量。

　　因为FPGA根据RAM生产工艺，断电后不可以保存文档，因而必须一个外接储存器来保存文档。选用一次可编程控制器的PROM（高合理或低合理）XCF01SV020，其重置脚位的旋光性可编程控制器设定，供电系统电流为3.3 V。XCF01SVO20的DONE、INIT、CCLK数据信号来自于FPGA XC2S100E。系统软件通电后，最先FPGA复位，INIT、DONE置低。INIT置低后校准PROM，这时因为PROM的CE为低，因而选择 PROM，进而可将数据流分析从DATA脚位导入到FPGA的DIN脚位。配备成功后，FPGA将DONE加高，PROM处在功耗低的休眠方式，并将DATA 脚位置为高阻态。图2为FPGA配备原理图。

　　光学隔绝电源电路

　　选用快速光耦合器HCPL-2631，其电源开关頻率达到10 MHz，而输入模拟信号頻率为120 kHz，彻底符合要求。因为光学藕合元器件以光为媒体传送信息内容，可使I/O防护，因为光耦合器的键入控制回路为发光二极管，其键入特性阻抗不大，而干扰信号的内电阻很大，依据分压原理得知，馈送到光耦合器键入端噪音影响工作电压越来越不大，进而能高效抑止顶峰单脉冲及各种各样噪音影响，具备极强的抗干扰能;此外因为光学隔离器的两边选用不一样的接地保护方法，因而模拟信号地和控制模块的被彻底防护。图3为光学防护原理图。

　　FIFO电源电路

　　FIFO电源电路选用IDT企业的IDT72V17190元器件，该元件选用3.3 V工作电压供电系统，16位64 KB容积的FIFO，工作中数字时钟达到100 MHz。如图所示4所显示，FIFO的信息键入D0～D15及PAF、WCLK、WEN均与FPGA相接。数据信息輸出Q0～Q15及REN、RCLK、OE、 EF、MRS、HF、FF均与USB2.0单片机设计相接。读FIFO情况时，USB2.0单片机设计得出FIFO校准数据信号MRS和也就能数据信号OE，随后分辨 FIFO的情况数据信号EF（空）和HF（半满）。当FIFO半满且非空，即EF为高，HF为低时，得出FIFO读也就能数据信号REN和读数字时钟RCLK，从 FIFO中读出数据;写FIFO时，FPGA分辨FIFO的PAF（基本上满）数据信号，假如该数据信号失效，则得出写也就能WEN和写数字时钟WCLK，将信息载入 FIFO。

　　FPGA內部数字逻辑

　　FPGA內部逻辑性关键分成模拟信号收集、数据信息缓存文件和数据信息载入、FIFO操纵。依据规定，数据信号收集又分成頻率数据信号收集、20路模拟信号收集和 15路差分信号收集。系统软件与此同时收集三组数据信号，再送进外界FIFO中缓存文件。因为差分信号的信息量很大，时钟频率不配对，因而在数据信号收集完后数据信息还应缓存文件，随后再经数据信息编帧送往外界FIFO。內部缓存文件运用VHDL撰写控制模块，可是更简便的办法是运用FPGA內部的双口RAM。因而，FPGA采用Xilinx企业的 XCF2S-100E，其內部集成化5 KB容积的RAM，充足內部缓存文件应用。数据信息经数据信号收集后送礼缓存文件，随后由载入控制模块读取再送进外界FIFO，全部控制模块选用120 MHz的数字时钟，能够符合要求超过100 MHz的时钟频率。收集20路模拟信号的办法是当数据信号转变 时，就将当今全部模拟信号的电压情况都送进缓存文件，而针对頻率数据信号和差分信号的收集则选用以下方式。

　　数据信息的编帧调解帧

　　在数据收集一部分中，当同歩数据信号的上升沿来临时，将3个帧标示各自载入3个缓存文件，頻率数据信号数据信息的帧标示为EB90;20路模拟信号的帧标示为 两个EB91;15路差分信号数据信息的帧标示为3个EB92。获取数据控制模块中，当同歩数据信号的降低沿来临时，逐渐载入缓存文件的信息送至外界FIFO，并分辨当载入一个EB九零后，逐渐载入缓存文件的数据信息，并送进外界FIFO;当读到2个EB91后，载入缓存文件的数据信息，并送进外界FIFO;当读到3个EB92后说明一帧数据载入结束，等候下一个同歩数据信号的降低沿后再逐渐载入下一帧数据。因为外界FIFO是16位，因此数据信息中不满意16位的都用0将数据信息填补详细，详细的数据帧构造如图所示5所显示。

　　上位机软件接到一帧数据后开展解帧解决，针对頻率数据信号数据信息，将这种T值求和并求均值得到T’，再乘于2，因为系统软件数字时钟是120 MHz，因此2T’/120为頻率数据信号周期时间（μs级），随后求最后就可以得到该讯号的頻率值。20路数据量数据信号数据信息立即表明其脉冲信号情况。差分信号数据信息则先分辨哪一路（多通道）差分信号产生变化，再分辨该数据信号（几路数据信号）的电压情况。若为上拉电阻，则相应的时间段应是TBa;若为低电频，则相应的时间段应是TBb。TBa即是该差分信号相对性于同歩数据信号的延迟时间，而TBb-TBa的值就是该脉冲的正单脉冲占空比。

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