硬件描写言语Verilog HDL相似于高档程序计划言语（如C言语等），它是一种以文本办法来描写数字体系硬件的构造和做法的言语，用它能够标明逻辑电路图、逻辑表达式，还能够标明更凌乱的数字逻辑体系所完毕的逻辑功用。咱们还能够用HDL编写计划阐明文档，这种文档易于存储和批改，适用于纷歧样的计划人员之间进行技术沟通，还能被核算机辨认和处理，核算机对HDL的处理包含两个方面:逻辑仿真和逻辑归纳。

逻辑仿真是指用核算机仿真软件对数字逻辑电路的构造和做法进行猜测，仿真器对HDL描写进行阐明，以文本办法或时序波形图办法给出电路的输出。在电路被完毕之前，计划人员依据仿真作用能够开端差异电路的逻辑功用是不是准确。在仿真期间，假定发现计划中存在的过失，能够对HDL描写进行批改，直至满意计划的央求接连。

逻辑归纳是指从HDL描写的数字逻辑电路模型中导出电路根柢元件列表以及元件之间的联接联络的进程。它相似于高档程序计划言语中对一个程序进行编译，得到政策代码的进程。所纷歧样的是，逻辑归纳不会发作政策代码，而是发作门级元件及其联接联络的数据库，依据这个数据库能够制作出集成电路或印制电路板。

硬件描写言语前期较为盛行的是ABEL，如今运用广泛的有两种硬件言语:VHDL和Verilog。VHDL是在20世纪80年代中期由美国国防部支撑开宣告来的，约同一期间，由Cateway Design Automation公司开宣告Verilog。两种HDL均为IEEE规范。

因为这两种言语的功用都很强健，在通常的运用计划中，计划者运用任何一种言语都能够完毕自个的使命，但Verilog的句法本源出自通用的C言语，较VHDL易学易用。

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