阻抗匹配

阻抗匹配是指在能量传输时，央求负载阻抗要和传输线的特征阻抗持平，此刻的传输不会发作反射，这标明悉数能量都被负载吸收了。反之则在传输中有能量丢掉。在高速PCB方案中，阻抗的匹配与否联络到信号的质量好坏。
PCB走线啥时分需求做阻抗匹配？

不首要看频率，而要害是看信号的边际峻峭程度，即信号的上升/下降时刻，通常以为假定信号的上升/下降时刻（按10%～90%计）小于6倍导线延时，即是高速信号，有必要留神阻抗匹配的疑问。导线延时通常取值为150ps/inch。
特征阻抗

信号沿传输线传达进程傍边，假定传输线上遍地具有一同的信号传达速度，而且单位长度上的电容也相同，那么信号在传达进程中老是看到彻底一同的刹那间阻抗。因为在悉数传输线上阻抗坚持安稳不变，咱们给出一个特定的称谓，来标明特定的传输线的这种特征或许是特性，称之为该传输线的特征阻抗。特征阻抗是指信号沿传输线传达时，信号看到的刹那间阻抗的值。特征阻抗与PCB导线地址的板层、PCB所用的质料（介电常数）、走线宽度、导线与平面的间隔等要素有关，与走线长度无关。特征阻抗可以运用软件核算。高速PCB布线中，通常把数字信号的走线阻抗方案为50欧姆，这是个大概的数字。通常规矩同轴电缆基带50欧姆，频带75欧姆，对绞线（差分）为100欧姆。

多见阻抗匹配的办法

1、串联终端匹配

在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，按捺从负载端反射回来的信号发作再次反射。

匹配电阻挑选准则：匹配电阻值与驱动器的输出阻抗之和等于传输线的特征阻抗。多见的CMOS和TTL驱动器，其输出阻抗会随信号的电平巨细改动而改动。因而，对TTL或CMOS电路来说，不或许有非常精确的匹配电阻，只能折中思考。链状拓扑构造的信号网路不适宜运用串联终端匹配，悉数的负载有必要接到传输线的完毕。

串联匹配是最常用的终端匹配办法。它的利益是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引进额外的阻抗，而且只需求一个电阻元件。

多见运用：通常的CMOS、TTL电路的阻抗匹配。USB信号也采样这种办法做阻抗匹配。

2、并联终端匹配

在信号源端阻抗很小的状况下，经过添加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，抵达消除负载端反射的意图。完毕办法分为单电阻和双电阻两种办法。

匹配电阻挑选准则：在芯片的输入阻抗很高的状况下，对单电阻办法来说，负载端的并联电阻值有必要与传输线的特征阻抗邻近或持平；对双电阻办法来说，每个并联电阻值为传输线特征阻抗的两倍。

并联终端匹配利益是简略易行，了解了解的缺陷是会带来直流功耗：单电阻办法的直流功耗与信号的占空比严密有关；双电阻办规矩不管信号是高电平仍是低电平都有直流功耗，但电流比单电阻办法少一半。

多见运用：以高速信号运用较多。

（1）DDR、DDR2等SSTL驱动器。选用单电阻办法，并联到VTT（通常为IOVDD的一半）。其间DDR2数据信号的并联匹配电阻是内置在芯片中的。

（2）TMDS等高速串行数据接口。选用单电阻办法，在接纳设备端并联到IOVDD，单端阻抗为50欧姆（差分对间为100欧姆）。

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怎样了解阻抗匹配?

阻抗匹配是指信号源或许传输线跟负载之间的一种适宜的分配办法。阻抗匹配分为低频和高频两种状况谈论。

咱们先从直流电压源驱动一个负载下手。因为实习的电压源，老是有内阻的(请参看输出阻抗一问)，咱们可以把一个实习电压源，等效成一个志趣的电压源跟一个电阻r串联的模型。假定负载电阻为R，电源电动势为U，内阻为r，那么咱们可以核算出流过电阻R的电流为：I=U/(R+r)，可以看出，负载电阻R越小，则输出电流越大。负载R上的电压为：Uo=IR=U*[1+(r/R)]，可以看出，负载电阻R越大，则输出电压Uo越高。再来核算一下电阻R耗费的功率为：

P=I*I*R=[U/(R+r)]*[U/(R+r)]*R=U*U*R/(R*R+2*R*r+r*r)

=U*U*R/[(R-r)*(R-r)+4*R*r]

=U*U/{[(R-r)*(R-r)/R]+4*r}

关于一个给定的信号源，其内阻r是固定的，而负载电阻R则是由咱们来挑选的。留神式中[(R-r)*(R-r)/R]，当R=r时，[(R-r)*(R-r)/R]可取得最小值0，这时负载电阻R上可取得最大输出功率Pmax=U*U/(4*r)。即，当负载电阻跟信号源内阻持往常，负载可取得最大输出功率，这即是咱们常说的阻抗匹配之一。关于纯电阻电路，此定论相同适用于低频电路及高频电路。当沟通电路中富含容性或理性阻抗时，定论有所改动，即是需求信号源与负载阻抗的的实部持平，虚部互为相反数，这叫做共厄匹配。在低频电路中，咱们通常不思考传输线的匹配疑问，只思考信号源跟负载之间的状况，因为低频信号的波长有关于传输线来说很长，传输线可以当作是“短线”，反射可以不思考(可以这么了解：因为线短，即便反射回来，跟原信号仍是相同的)。从以上剖析咱们可以得出定论：假定咱们需求输出电流大，则挑选小的负载R;假定咱们需求输出电压大，则挑选大的负载R;假定咱们需求输出功率最大，则挑选跟信号源内阻匹配的电阻R。有时阻抗不匹配还有别的一层意思，例如一些仪器输出端是在特定的负载条件下方案的，假定负载条件改动了，则或许达不到正本的功用，这时咱们也会叫做阻抗失配。

在高频电路中，咱们还有必要思考反射的疑问。当信号的频率很高时，则信号的波长就很短，当波长短得跟传输线长度可以比照时，反射信号叠加在原信号大将会改动原信号的形状。假定传输线的特征阻抗跟负载阻抗不匹配(持平)时，在负载端就会发作反射。为何阻抗不匹配时会发作反射以及特征阻抗的求解办法，牵涉到二阶偏微分方程的求解，在这儿咱们不细说了，有喜爱的可参看电磁场与微波方面书本中的传输线理论。传输线的特征阻抗(也叫做特性阻抗)是由传输线的构造以及资料挑选的，而与传输线的长度，以及信号的崎岖、频率等均无关。例如，常用的闭路电视同轴电缆特性阻抗为75欧，而一些射频设备上则常用特征阻抗为50欧的同轴电缆。别的还有一种多见的传输线是特性阻抗为300欧的扁平平行线，这在村庄运用的电视天线架上比照多见，用来做八木天线的馈线。因为电视机的射频输入端输入阻抗为75欧，所以300欧的馈线将与其不能匹配。实习中是怎样处理这个疑问的呢?不知道咱们有没有留神到，电视机的附件中，有一个300欧到75欧的阻抗改换器(一个塑料包装的，一端有一个圆形的插头的那个东东，大概有两个大拇指那么大的)?它里边正本即是一个传输线变压器，将300欧的阻抗，改换成75欧的，这么就可以匹配起来了。这儿需求偏重一点的是，特性阻抗跟咱们通常了解的电阻不是一个概念，它与传输线的长度无关，也不能经过运用欧姆表来丈量。为了不发作反射，负载阻抗跟传输线的特征阻抗应当持平，这即是传输线的阻抗匹配。假定阻抗不匹配会有啥不良效果呢?假定不匹配，则会构成反射，能量传递不曩昔，下降功率;会在传输线上构成驻波(简略的了解，即是有些本地信号强，有些本地信号弱)，致使传输线的有用功率容量下降;功率发射不出去，乃至会损坏发射设备。假定是电路板上的高速信号线与负载阻抗不匹配时，会发作哆嗦，辐射搅扰等。

当阻抗不匹配时，有哪些办法让它匹配呢?榜首，可以思考运用变压器来做阻抗改换，就像上面所说的电视机中的那个比方那样。第二，可以思考运用串联/并联电容或电感的办法，这在调试射频电路常常运用。第三，可以思考运用串联/并联电阻的办法。一些驱动器的阻抗比照低，可以串联一个适宜的电阻来跟传输线匹配，例如高速信号线，有时会串联一个几十欧的电阻。而一些接纳器的输入阻抗则比照高，可以运用并联电阻的办法，来跟传输线匹配，例如，485总线接纳器，常在数据线终端并联120欧的匹配电阻。

为了帮忙咱们了解阻抗不匹配时的反射疑问，我来举两个比方：假定你在操练拳击——打沙包。假定是一个分量适宜的、硬度适宜的沙包，你打上去会感触很舒畅。可是，假定哪一天我把沙包做了四肢，例如，里边换成了铁沙，你仍是用早年的力打上去，你的手或许就会受不了了——这即是负载过重的状况，会发作很大的反弹力。相反，假定我把里边换成了很轻很轻的东西，你一出拳，则或许会扑空，手也或许会受不了——这即是负载过轻的状况。另一个比方，不知道咱们有没有过这么的履历：即是看不清楼梯时上/下楼梯，当你以为还有楼梯时，就会呈现“负载不匹配”这么的感触了。当然，或许这么的比方不太恰当，但咱们可以拿它来了解负载不匹配时的反射状况。

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作者：老杨(武汉)

因为通常的传输线阻抗Z0通常在 50Ω分配，而负载阻抗通常在几千欧姆到几十千欧姆。因而，在负载端完毕阻抗匹配比照艰难。可是，因为信号源端(输出)阻抗通常比照小，大致为十几欧姆。因而在源端完毕阻抗匹配要简略的多。假定在负载端并接电阻，电阻会吸收有些信号对传输晦气(我的了解).

当挑选TTL/CMOS规范 24mA驱动电流时，其输出阻抗大致为13Ω。若传输线阻抗Z0=50Ω，那么应当加一个33Ω的源端匹配电阻。13Ω+33Ω=46Ω (近似于50Ω，弱的欠阻尼有助于信号的setup时刻)

当挑选别的传输规范和驱动电流时，匹配阻抗会有区别。在高速的逻辑和电路方案时，对一些要害的信号，如时钟、操控信号等，咱们主张必定要加源端匹配电阻。

这么接了信号还会从负载端反射回来，因为源端阻抗匹配，反射回来的信号不会再反射回去。

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书上说： 当 RL == R0 时 ，RL上可以得到最大功率， 但从电源功率思考，这时负载RL 的功率只需 50% 呀(R0 功率 占别的的50%对吧) ，在实习的电路方案中时有必要做到阻抗匹配吗??要是这么的话那 对电源的运用率不是太小了莫??

我说的对吗

咱们的观念是怎样的??

作者 IC921

纷歧样场合的“匹配”央求纷歧样

假定央求电源运用功率高，阻抗应当尽量小---此处的要害央求是耗电所做出的功。

假定央求宣告功率高，如题----此处的要害是负载取得功率要尽量大。

假定是高频传输线，央求不能有反射，则线路阻抗(阻性)和终端阻抗持平(阻性)----此处的要害方针是不能有或尽量削减反射。

假定是拓展器，通常央求不影响源---此刻分外央求低输入电流(输入阻抗尽量大)

你看看还有啥?提出来咱们会集知道一下。我想违反了上述环境央求，无从谈起“匹配”是何物。

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高速信号有用的树立坚持窗口比照小，要让数据和操控信号都落在有用窗口内，数据、时钟或数据之间、操控信号之间的走线长度区别就很小。详细容许的过失可以经过核算时延来得到。

正本通常来说，时序逻辑信号要满意树立时刻和坚持时刻并有必定的余量。只需满意这个条件，信号是可以不严峻等长的。可是，实习状况是，关于高速信号来说（例如DDR2、DDR3、FSB），在方案的时分是无法知道时序是不是满意树立时刻和坚持时刻央求（影响要素太多，包含芯片内部走线和容性负载构成的延时纷歧样都要思考，很难经过核算核算出实习值），有必要在芯片内部设置可控延时器材（经过寄存器操控延时），然后扫描寄存器的值来查验各种延时，并经过查询信号（直接看波形，丈量树立坚持时刻）来断定延时的值使其满意树立时刻和坚持时刻央求。不过同一类信号通常只对其间一根或几根信号线来做这种查询，为了使悉数信号都满意时序央求，只好规矩同一类信号走线悉数严峻等长。

上面说的是高速并行信号。关于高速的串行信号，假定是带时钟的，时钟和串行数据也有必要满意树立坚持时刻央求，所以也要操控好长度。

有些高速串行信号尽管带时钟，但这个时钟不是用来锁存数据而是一个频率较低的参看时钟，那么数据和时钟以及多个通道之间的数据的skew就可以宽松许多，不必严峻等长，因为接纳芯片是可以精确找出每个通道的开端位而且把参看时钟经过PLL倍频和相移来锁存数据的。例如TMDS信号，串行数据的差分对之间要严峻等长，但数据之间的skew放宽到+/-20%的时钟周期。不过为了避免不必要的疑问，通常来说像TMDS、PCI-E这些串行信号，通道间通常也要做等长，不过容许的过失可以比照大，例如200ps以上。

至于低速信号，其树立坚持窗口通常在ns级以上，这么就没必要做长度操控了，因为不管布线怎样差也很难搞出ns级的skew。

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