数字时钟处理器（DCM）是一种用于处理时钟架构并有助于时钟信号成形和操控的模块。DCM内含一个推延锁相环（DLL），可依据输入时钟信号，去掉DCM输出时钟信号的倾斜，然后防止时钟分配推延。
DLL内含一个推延元件和操控逻辑链路。推延元件的输出是输入时钟推延所得。推延时刻取决于推延元件在推延链路中的方位。这种推延体现为对于初始时钟的相位改动或相移，这便是所谓的“数字相移”。图1所示的即为Virtex-4器材中的典型DCM模块。依据Virtex-4FPGA用户攻略（UG070，2.6版别）的介绍，Virtex-4中有三种纷歧样的DCM原语。

一般来说，DLL与PLL相似。但与PLL纷歧样的是DLL不含压控振荡器（VCO）。PLL会一向存储相位和频率信息，而DLL只存储相位信息。因而，DLL略比PLL安稳。DLL和PLL这两品种型都能够运用仿照和数字技能计划，或许混合两种技能计划。但赛灵思器材中的DCM选用全数字化计划。
由于DCM能够在时钟途径上引进推延，比方您就可运用DCM能够精确地为DRAM生成行和列拜访选通讯号的时序。与此相似，数据总线上的各个数据位能够在纷歧样的时刻抵达。为了精确对数据位采样，接纳端的时钟信号有必要恰本地与悉数数据位的抵达坚持同步。假定接纳器运用发射时钟，或许会央求推延从发送端到接纳端的时钟信号。
有时计划或许需求一个更高的时钟频率来作业FPGA上的逻辑。可是，只需低频率输出的时钟源能够用。此刻能够运用DCM将时钟源的输入时钟信号相乘，生成高频率时钟信号。与此相似，能够将来自高频率时钟源的输入时钟信号相除，生成低频率时钟信号。这种技能称为“数字频率归纳”。
计划人员运用扩频时钟并经过调制时钟信号来下降时钟信号的峰值电磁辐射。未经调制的时钟信号的峰值会发作高电磁辐射。但经调制后，电磁辐射被拓展到一系列时钟频率上，然后下降了悉数频点的辐射。一般来说，假定需求满意必定的最大电磁辐射央求和在FPGA上施行高速处理的时分（比方说通讯体系中接纳器运用的解串器），就需求运用扩频时钟。因而，FPGA中的DCM将乘以输入扩频时钟信号，在内部生成高频时钟信号。DCM的输出有必要精确地跟从扩频时钟，以坚持相位和频率对齐并更新去倾斜和相移。DCM相位和频率对齐的恶化会下降接纳器的倾斜裕量。
树立时钟的镜像需求将时钟信号送出FPGA器材，然后又将它接纳回来。能够运用这种办法为多种器材的板级时钟信号去倾斜。DCM能够把时钟信号从FPGA发送到另一个器材。这是由于FPGA的输入时钟信号不能直接路由到输出引脚，没有这么的路由途径可用。假定仅需求发送时钟信号，那么运用DCM将时钟信号发送到输出引脚，能够保证信号的保真度。别的也可挑选在时钟信号发送之前，将DCM输出联接到ODDR触发器。当然也能够挑选不运用DCM，仅运用ODDR来发送时钟信号。一般时钟驱动器需求将时钟信号驱动到计划的多个组件。这会增大时钟驱动器的负荷，致使呈现时钟倾斜及其它疑问。在这种状况下，需求选用时钟缓冲来平衡负载。
时钟能够联接到FPGA上的一系列逻辑块上。为保证时钟信号在远离时钟源的寄存器上有适宜的上升和下降时刻（然后将输入输出时延操控在容许的计划内），需求在时钟驱动器和负载之间刺进时钟缓冲器。DCM可用作时钟输入引脚和逻辑块之间的时钟缓冲器。
终究，还能够运用DCM将输入时钟信号改换为差分I/O规范信号。例如，DCM能够将输入的LVTTL时钟信号改换为LVDS时钟信号发送出去。

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