用D触发器结束2倍分频
a) 啥是Setup 和Holdup时刻？
　　 树立时刻（setup time）是指在触发器的时钟信号上升沿到来早年，数据安稳不变的时刻，假定树立时刻不行，数据将不能在这个时钟上升沿被打入触发器；坚持时刻（hold time）是指在触发器的时钟信号上升沿到交游后，数据安稳不变的时刻， 假定坚持时刻不行，数据一样不能被打入触发器。　　
　　b) 啥是比赛与冒险景象？怎么区别？怎么消除？
　　 信号在FPGA器材内部经过连线和逻辑单元时，都有必定的延时。延时的巨细与连线的长短和逻辑单元的数目有关，一同还受器材的制作技能、作业电压、温度等条件的影响。信号的凹凸电平改换也需求必定的过渡时刻。因为存在这两方面要素，多路信号的电平值发作改动时，在信号改动的刹那间，组合逻辑的输出有先后次第，并不是一同改动,通常会呈现一些禁绝确的尖峰信号，这些尖峰信号称为"毛刺"。假定一个组合逻辑电路中有"毛刺"呈现，就阐明该电路存在"冒险"。用D触发器，格雷码计数器，同步电路等优异的计划计划能够消除。
　　
　　c) 请画出用D触发器结束2倍分频的逻辑电路？
　　 便是把D触发器的输出端加非门接到D端。
　　d) 啥是"线与"逻辑，要结束它，在硬件特性上有啥具体恳求？
　　 将几个OC门构造与非门输出并联，当每个OC门输出为高电往常，总输出才为高，这种联接办法称为线与。
　　
　　e) 啥是同步逻辑和异步逻辑？
　　 悉数计划中只需一个大局时钟变成同步逻辑。
　　 多时钟体系逻辑计划变成异步逻辑。
　　
　　f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑暗示图（数据接口、操控接口、所存器/缓冲器）。
　　 是不是构造图？
　　g) 你知道那些常用逻辑电平？TTL与COMS电平能够直接互连吗？
　　 TTL,cmos，不能直连
　　 LVDS:LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才呈现的一种数据传输和接口技能。
　　 ECL：（EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出构造的典型输入输出接口电路
　　 CML: CML电平是悉数高速数据接口中最简略的一种。其输入和输出是匹配好的，削减了外围器材，适宜于更高频段作业。

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