FPGA选用了逻辑单元阵列LCA（Logic Cell Array）这么一个概念，内部包含可装备逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个有些。 现场可编程门阵列（FPGA）是可编程器材，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器材）比照，FPGA具有纷歧样的构造。FPGA运用小型查找表（16×1RAM）来结束组合逻辑，每个查找表联接到一个D触发器的输入端，触发器再来驱动别的逻辑电路或驱动I/O，由此构成了既可结束组合逻辑功用又可结束时序逻辑功用的底子逻辑单元模块，这些模块间运用金属连线彼此联接或联接到I/O模块。FPGA的逻辑是经过向内部静态存储单元加载编程数据来结束的，存储在存储器单元中的值抉择了逻辑单元的逻辑功用以及各模块之间或模块与I/O间的联接办法，并究竟抉择了FPGA所能结束的功用，FPGA容许无限次的编程。电源类型FPGA电源恳求输出电压计划从1.2V到5V，输出电流计划从数十毫安到数安培。可用三种电源：低压差(LDO)线性稳压器、开关式DC-DC稳压器和开关式电源模块。究竟挑选何种电源取决于体系、体系核算和上市时刻恳求。假定电路板空间是首要思考要素，低输出噪声十分首要，或许体系恳求对输入电压改动和负载瞬变做出活络照顾，则应运用LDO稳压器。LDO成效比照低（由所以线性稳压器），只能供应中低输出电流。输入电容通常能够下降LDO输入端的电感和噪声。LDO输出端也需求电容，用来处理体系瞬变，并坚持体系安稳性。也能够运用双输出LDO，一同为VCCINT和VCCO供电。假定在计划中功率至关首要，而且体系恳求高输出电流，则开关式稳压器占优势。开关电源的成效比高于LDO，但其开关电路会添加输出噪声。与LDO纷歧样，开关式稳压器需运用电感来结束DC-DC改换。恳求为保证准确上电，内核电压VCCINT的缓升时刻有必要在制造商规矩的计划内。关于一些FPGA，由于VCCINT会在晶体管阈值导通前逗留更多时刻，因而过长的缓升时刻或许会致使发起电流继续较长时刻。假定电源向FPGA供应大电流，则较长的上电缓升时刻会致使热应力。ADI公司的DC-DC稳压器供应可调软发起，缓升时刻能够经过外部电容进行操控。缓升时刻典型值在20ms至100ms计划内。许多FPGA没有时序操控恳求，因而VCCINT、VCCO和VCCAUX能够一同上电。假定这一点无法结束，上电电流能够稍高。时序恳求依详细FPGA而异。关于一些FPGA，有必要一同给VCCINT和VCCO供电。关于另一些FPGA，这些电源可按任何次第接通。大都状况下，先给VCCINT后给VCCO供电是一种较好的做法。当VCCINT在0.6V至0.8V计划内时，某些FPGA系列会发作上电涌入电流。在此刻期，电源改换器继续供电。这种运用中，由于器材需经过下降输出电压来束缚电流，所以不引荐运用返送电流束缚。但在限流电源处理计划中，一旦限流电源所供电的电路电流逾越设定的额外电流，电源就会将该电流束缚在额外值以下。配电构造会集式电源构造^[2]关于高速、高密度FPGA器材，坚持杰出的信号无缺性关于结束牢靠、可重复的计划十分要害。恰当的电源旁路和去耦能够改进全体信号无缺性。假定去耦不充沛，逻辑改换将会影响电源和地电压，致使器材工作不正常。此外，选用散布式电源构造也是一种首要处理计划，给FPGA供电时能够将电源电压偏移降至最低。在传统电源构造中，AC/DC或DC/DC改换器坐落一个本地，并供应多 个输出电压，在悉数体系内分配。这种计划称为会集式电源构造(CPA)，见左图。以高电流分配低电压时，铜线或PCB轨迹会发作严峻的电阻损耗，CPA就会发作疑问。散布式电源构造CPA的代替计划是散布式电源构造(DPA)，见左图。选用DPA时，悉数体系内仅分配一个半稳压的DC电压，各DC/DC改换器（线性或开关式）与各负载相邻。DPA中，DC/DC改换器与负载（例如FPGA）之间的间隔近得多，因而线路电阻和配线电感致使的电压下降得以减小。这种为负载供应本地电源的办法称为负载点(POL)。芯片构造干流的FPGA仍是依据查找表技能的，现已远远超出了从前版别的底子功用，而且联络了常用功用（如RAM、时钟处理和DSP）的硬核（ASIC型）模块。如图1-1所示（注：图1-1仅仅一个暗示图，实习上每一个系列的FPGA都有其相应的内部构造），FPGA芯片主 要由7有些结束，别离为：可编程输入输出单元、底子可编程逻辑单元、无缺的时钟处理、嵌入块式RAM、丰盛的布线本钱、内嵌的底层功用单元和内嵌专用硬件模块。图1-1 FPGA芯片的内部构造FPGA芯片的内部构造每个模块的功用如下：1． 可编程输入输出单元（IOB）可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口有些，结束纷歧样电气特性下对输入/输出信号的驱动与匹配恳求，其暗示构造如图1-2所示。FPGA内的I/O按组分类，每组都能够独立地支撑纷歧样的I/O规范。经过软件的活络装备，可适配纷歧样的电气规范与I/O物理特性，能够调整驱动电流的巨细，能够改动上、下拉电阻。I/O口的频率也越来越高，一些高端的FPGA经过DDR寄存器技能能够支撑高达2Gbps的数据速率。图1-2 典型的IOB内部构造暗示图典型的IOB内部构造暗示图外部输入信号能够经过IOB模块的存储单元输入到FPGA的内部，也能够直接输入FPGA 内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其坚持时刻（Hold Time）的恳求能够下降，通常默许为0。为了便于处理和习气多种电器规范，FPGA的IOB被区别为若干个组（bank），每个bank的接口规范由其接口电压VCCO抉择，一个bank只能有 一种VCCO，但纷歧样bank的VCCO能够纷歧样。只需一样电气规范的端口才干联接在一同，VCCO电压一样是接口规范的底子条件。2． 可装备逻辑块（CLB）CLB是FPGA内的底子逻辑单元。CLB的实习数量和特性会依器材的纷歧样而纷歧样，可是每个CLB都包含一个可装备开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器构成。开关矩阵是高度活络的，能够对其进行装备以便处理组合逻辑、移位寄存器或RAM。在Xilinx公司的FPGA器材中，CLB由多个（通常为4个或2个）一样的Slice和附加逻辑构成，如图1-3所示。每个CLB模块不只能够用于结束组合逻辑、时序逻辑，还能够装备为散布式RAM和散布式ROM。图1-3 典型的CLB构造暗示图典型的CLB构造暗示图Slice是Xilinx公司界说的底子逻辑单位，其内部构造如图1-4所示，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器构成。算术逻辑包含一个异或门（XORG）和一个专用与门（MULTAND），一个异或门能够使一个Slice结束 2bit全加操作，专用与门用于行进乘法器的功率；进位逻辑由专用进位信号和函数复用器（MUXC）构成，用于结束活络的算术加减法操作；4输入函数发作 器用于结束4输入LUT、散布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的两个输入函数为6输入，能够结束6输入LUT或 64比特移位寄存器）；进位逻辑包含两条活络进位链，用于行进CLB模块的处理速度。图1-4 典型的4输入Slice构造暗示图典型的4输入Slice构造暗示图3． 数字时钟处理模块（DCM）业界大大都FPGA均供应数字时钟处理（Xilinx的悉数FPGA均具有这种特性）。Xilinx推出最抢先的FPGA供应数字时钟处理和相位环路断定。相位环路断定能够供应准确的时钟概括，且能够下降哆嗦，并结束过滤功用。4．嵌入式块RAM（BRAM）大大都FPGA都具有内嵌的块RAM，这大大拓宽了FPGA的运用计划和活络性。块RAM可被装备为单端口RAM、双端口RAM、内容地址存储器 （CAM）以及FIFO等常用存储构造。RAM、FIFO是比照广泛的概念，在此就不冗述。CAM存储器在其内部的每个存储单元中都有一个比照逻辑，写入 CAM中的数据会和内部的每一个数据进行比照，并回来与端口数据一样的悉数数据的地址，因而在路由的地址沟通器中有广泛的运用。除了块RAM，还能够将 FPGA中的LUT活络地装备成RAM、ROM和FIFO等构造。在实习运用中，芯片内部块RAM的数量也是挑选芯片的一个首要要素。单片块RAM的容量为18k比特，即位宽为18比特、深度为1024，能够依据需求改动其位宽和深度，但要满意两个准则：首要，批改后的容量（位宽 深度）不能大于18k比特；其次，位宽最大不能逾越36比特。当然，能够将多片块RAM级联起来构成更大的RAM，此刻只受限于芯片内块RAM的数量，而不再受上面两条准则束缚。5． 丰盛的布线本钱布线本钱连通FPGA内部的悉数单元，而连线的长度和技能抉择着信号在连线上的驱动才干和传输速度。FPGA芯片内部有着丰盛的布线本钱，依据技能、长度、宽度和散布方位的纷歧样而区别为4类纷歧样的品种。榜首类是大局布线本钱，用于芯片内部大局时钟和大局复位/置位的布线；第二类是长线本钱，用以结束芯片 Bank间的高速信号和第二大局时钟信号的布线；第三类是短线本钱，用于结束底子逻辑单元之间的逻辑互连和布线；第四类是散布式的布线本钱，用于专有时钟、复位等操控信号线。在实习中计划者不需求直接挑选布线本钱，计划布线器可自动地依据输入逻辑网表的拓扑构造和束缚条件挑选布线资正本连通各个模块单元。从本质上讲，布线本钱的运用办法和计划的效果有挨近、直接的联络。6． 底层内嵌功用单元内嵌功用模块首要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等软处理核（SoftCore）。越来越丰盛的内嵌功用单元，使得单片FPGA成为了体系级的计划东西，使其具有了软硬件联算计划的才干，逐步向SOC路径过渡。DLL和PLL具有相似的功用，能够结束时钟高精度、低哆嗦的倍频和分频，以及占空比调整和移持平功用。Xilinx公司出产的芯片上集成了 DLL，Altera公司的芯片集成了PLL，Lattice公司的新式芯片上一同集成了PLL和DLL。PLL 和DLL能够经过IP核生成的东西便本地进行处理和装备。DLL的构造如图1-5所示。图1-5 典型的DLL模块暗示图典型的DLL模块暗示图7. 内嵌专用硬核内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理才干健旺的硬核（Hard Core），等效于ASIC电路。为了行进FPGA功用，芯片出产商在芯片内部集成了一些专用的硬核。例如：为了行进FPGA的乘法速度，干流的FPGA 中都集成了专用乘法器；为了适用通讯总线与接口规范，许多高端的FPGA内部都集成了串并收发器（SERDES），能够抵达数十Gbps的收发速度。Xilinx公司的高端商品不只集成了Power PC系列CPU，还内嵌了DSP Core模块，其相应的体系级计划东西是EDK和Platform Studio，并依此提出了片上体系（System on Chip）的概念。经过PowerPC、Microblaze、Picoblaze等路径，能够开发规范的DSP处理器及其有关运用，抵达SOC的开发意图。底子特征1）选用FPGA计划ASIC电路(专用集成电路)，用户不需求投片出产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。3）FPGA内部有丰盛的触发器和I/O引脚。4）FPGA是ASIC电路中计划周期最短、开发费用最低、风险最小的器材之一。5) FPGA选用高速CMOS技能，功耗低，能够与CMOS、TTL电平兼容。能够说，FPGA芯片是小批量体系行进体系集成度、牢靠性的最好挑选之一。FPGA是由寄存在片内RAM中的程序来设置其工作状况的，因而，工作时需求对片内的RAM进行编程。用户能够依据纷歧样的装备办法，选用纷歧样的编程办法。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，装备结束后，FPGA进入工作状况。掉电后，FPGA康复成白片，内部逻辑联络不见，因而，FPGA能够重复运用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需求批改FPGA功用时，只需换一片EPROM即可。这么，同一片FPGA，纷歧样的编程数据，能够发作纷歧样的电路功用。因而，FPGA的运用十分活络。