1 晶振的等效电气特性
(1) 概念

[1] 晶片，石英晶体或晶体、晶振、石英晶体谐振器

从一块石英晶体上按必定方位角切下薄片。

[2] 晶体振动器

在封装内部添加IC构成振动电路的晶体元件称为晶体振动器。

(2) 晶振的等效电路

Figure1. 晶振的等效电路

Figure 1展现了晶振等效的电路。R是有用的串联电阻，L和C别离是电感和电容动态元件。CP 是晶振电极的分流电容。

(3) 晶振等效电路的分外情况

Figure2是Figure 1电路中的阻抗频率图，不剖析得出此图规矩的进程(原理)。

Figure2. 晶振的阻抗VS 频率图

[1] 串联谐振频率

根据Figure 2，当晶振工作在串联谐振(《电路根底》)情况(XC=XL)下时电路就似一个纯电阻电路。串联谐振的频率为：

[2] 并联谐振频率

Figure 2中表现了跟着频率小计划的添加，Figure1所示电路呈现了并联谐振。此刻的频率为fa(不剖析电路发作并联谐振的进程)。

[3] 串联谐振与并联谐振之间的频率并联CL的并联谐振

Figure1所示电路有两个谐振点，以频率的凹凸分其间较低的频率为串联谐振，较高的频率为并联谐振。因为晶体本身的特性致使这两个频率的间隔恰当的挨近，在这个极窄的频率计划内(fs - fa)，晶振等效为一个电感(不剖析WHY)，所以只需晶振的两头并联上适宜的电容CL它就会构成新的并联谐振电路。此刻发作并联谐振的频率的核算公式为：

MX-COM的悉数的晶振振动器都引荐运用晶振的并联谐振办法。

2 晶振电路的计划

(1) 引荐的晶振振动器电路

Figure3. 晶振振动器计划电路

图示中，没在红方框以内有些电路通常都被集成在芯片(如STM3210xxx)内部。若电阻有些没有被集成在芯片内部，则需求思考将电阻有些参与。Rf的值在500KΩ ~ 2MΩ。

图示的C1，C2便是为晶振工作在并联谐振情况下得到加载电容CL的电容。对于最优的加载电容CL的核算公式为：

其间Cs是来自板子的搅扰电容值，5pf能够作为一个典型值被带入以上公式中核算。

(2) 防止晶振振动器的不安稳与启振疑问

挑选适宜的C1和C2的值就能够满意以上与CL的方程(全体的思路见3)。通常需求C1和C2的值近似持平。C1和/或C2的值较大时能够添加频率的安稳性，但会削减回路增益而且或许会致使悉数晶振振动器的起振疑问。

R1的首要被用来束缚反相器(inverter)的输出，以保证晶振不被过火驱动。R1和C1构成差异电压电路，C1和R1的取值要尽量使反相器的输出挨近轨到轨(指器材的输入输出电压计划能够抵达电源电压)且使晶振的输入要抵达轨到轨的60%，通常的实习是是R1的电阻与C1的容抗持平，如R1 约等于XC1。这使晶振的输入是反相器输出的一半。通常需求保证晶振分得的电压要在晶振所能接受的计划以内，过火的驱动晶振会危害晶振。运用晶振是要参看制造商的引荐。

抱负情况下，反相器会发作180°的相位偏移，但反相器固有的推延会致使一个与这种推延成某种份额的额外的的一个相位偏移。为了保证在在操控回路中发作360°的的相位偏移，需求使π网络(回路)发作的相位偏移少于180°。调度R1的值就能够完毕这个政策。在固定C1和C2的情况下，能够经过调度R1的值来更改闭环增益和相位偏移。在某些运用中，遇到上述两种情况时R1也可被疏忽。

一些IC将说到的这些器材(Rf，R1，C1，C2)都集成到了芯片内部，如此就可为晶振振动电路的计划者革除一些忧虑。在这种情况下只需求将晶振简略的联接到芯片给出的两个XTAL引脚上即可。

提示：

．挑选一个有用串联电阻较小的晶振能够有利防止起振时的疑问，且添加回路增益。

．缩短板上的布线途径能够削减搅扰电容(Cs)，这将有利于减小起振疑问，一起有利于晶振振动电路频率的安稳性。

．为了保证晶振振动器起振杰出及振动频率的安稳性，需求在适用的温度和电压计划测验晶振振动器电路，必要时更改各器材的值。

．优化R1值的引荐办法是提早核算出C1和C2的值并用一个分压计替代R1，设置分压计的初始值近似为XC1。在晶振起振和坚持晶振振动器安稳频率的条件下，必要时调整分压计。

．要想计划出最佳的晶振振动电路，联络制造商了解晶振的准确的特性再根据以上政策来计划。

(3) 核算C1和C2的思路

根据MCU的体系时钟(SYSCLK)或许与晶振振动器有关的时钟需求值(芯片会奉告)根据fa的核算公式核算出CL，再有核算CL的公式和C1与C2近持平的准则得出C1和C2的值。

在为芯片计划晶振振动器的电路时，首要检查与晶振相连引脚内部都集成了哪些有些，Rf与R1是不是还需求在外部计划。

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