D触发器的VHDL言语计划　　运用VHDL言语计划D触发器的程序：
　　LIBRARY ieee; 　　USE ieee.std[_]logic[_]1164.all;
　　ENTITY dflipflop IS
　　PORT (D,C : IN STD[_]LOGIC;
　　Q : OUT STD[_]LOGIC);
　　END dflipflop;
　　ARCHITECTURE Behavior OF dflipflop IS
　　BEGIN
　　PROCESS( C )
　　BEGIN
　　IF C'EVENT AND C='1'
　　THEN
　　Q<=D;
　　END IF;
　　END PROCESS;
　　END Behavior;
　　运用Verilog HDL言语结束D触发器（带R、S端）
　　//门级
　　module cfq(s,r,d,clk,q,qbar);
　　input s,r,d,clk;
　　output q,qbar;
　　wire na1,na2,na3,na4;
　　nand
　　nand1(na1,s,na4,na2),
　　nand2(na2,r,na1,clk),
　　nand3(na3,na2,clk,na4),
　　nand4(na4,na3,r,d),
　　nand5(q,s,na2,qbar),
　　nand6(qbar,q,r,na3);
　　endmodule
　　或
　　//做法级
　　module dff[_]rs[_]async(clk,r,s,d,q);
　　input clk,r,s,d;
　　output q;
　　reg q;
　　always@(posedge clk or posedge r or posedge s)
　　begin
　　if(r) q<=1'b0;
　　else if(s) q<=1'b1;
　　else q<=d;
　　end
　　endmodule

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