硬件描绘言语HDL是描绘数字电路和体系的一种核算机言语，运用这种言语，能够从上层（顶层）终究层（底层）（从笼统到详细）逐层描绘自个的方案思维，用一系列分层次的模块来标明杂乱的数字体系。硬件描绘言语翻开至今已有20多年的前史，对方案主动化曾起到极大的推进和推进效果。20世纪80年代后期，VHDL和Verilog HDL先后成为IEEE规范。VHDL是美国一个超高速集成电路开发方案，首要选用硬件描绘言语方案，终究成为IEEE规范。跟着体系级FPGA以及体系芯片的呈现，软硬件调和方案和系核算划变得越来越首要。为习气新状况，关于系核算划呈现了许多新的硬件描绘言语，如Superlog、SystemVerilog、SystemC、HandleC、Cynlib C＋＋等，但有的还不是很老到。
用HDL开发CPLD/FPGA的无缺性流程为：
1、文本批改：用任何文本批改器都能够进行。
2、功用仿真：查看逻辑功用是不是准确。
3、逻辑归纳：把方案归纳成最简略的布尔表达式和信号的联接系。
4、方案布线：即把方案好的逻辑安放到CPLD/FPGA内。
5、时序仿真、运用在方案布线中取得的准确参数，用仿真软件验证电路的时序。
6、编程下载：供认仿真无误后，将文件下载到芯片中。
如今最首要的硬件描绘言语是VH DL和Verilog HDLo两种言语的纷歧样并不大，描绘才干也相似，把握其间一种言语往后，能够经过短期的学习，很快学会另一种言语。挑选任何言语首要仍是看周围人群的运用习气，这么能够便当日后的学习沟通。假定是ASIC方案人员，则应把握Verilog,由于在IC方案范畴，90％以上的公司都选用Verilog进行方案。关于CPLD/FPGA方案者而言，两种语音能够安闲挑选。

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