示波器作为“工程师的双眼”之运用事例

2017-05-19 18:01分类：万用表阅读：

又是一个和探头，接地有关的实在调试事例！

有些电路正本没有疑问，联接上探头就有疑问了;有些电路正本有疑问，接上探头又没有疑问了。两种状况下的本源或许大纷歧样，但必定是有一个没有被挖出来的本源。

来自西门子公司的李工和R&S的李工一同，追根溯源，搞了解了正本疑问出在晶振的“来料不良”上。这令我想起有位老收买说的：最简略出疑问的物料就三样：电源，晶振和接插件。在发现疑问的进程中，咱们可以看到示波器作为“工程师的双眼”的价值。

2014年7月份，咱们主张了电能质量高端设备开发项目。这个项意图技能需求是采样点多，数据率高，算法凌乱，数据存储量大，网络接口多，高档运用多等。面对这么的状况，咱们经过许多剖析和评价，抉择新构建硬件路径来满意商品需求。经过对多家处理器进行剖析̖ 比对，终究一个全新的硬件架构出炉了：以双核CPU配上FPGA，Switch，DOM盘等来完毕数据获取，传输，核算，存储，通讯等功用。经过一番极力，很快咱们的板卡打样回板，并完毕了SMT，正式进入软硬件调试时期。在完毕小体系（CPU，DDR，Flash等）首要器材查验后，咱们进入小体系外围器材的开发环节，在做SATA-DOM盘查验时，发现了DOM盘无法联接的疑问。在软件工程师的协作查验下，很快定位出是差分晶振输出给CPU的差分LVDS参看时钟未能安稳断定，致使操控器无法正常作业。在公司内部寻觅查验高速信号的示波器，发现根柢都是带宽很低的示波器，且不配有有源差分探头，根柢无法看到波形，然后无法差异是原理计划疑问，仍是PCB，或器材焊接及其它疑问，项目就此卡住了。接下来即是一顿满地找能用的示波器进程了，那个汗啊！

真是赶巧，咱们公司早预备配备高端示波器了，由于收买流程很长，一贯处于在Tek，R&S，Agilent三家联络和商品评价中。经过咱们的收买很快联络上这三家公司的出售，R&S是在联络往后，以最快的速度，首要给咱们发来查验示波器样机的厂家，恰是雪中送碳，久旱逢甘霖啊！拿到示波器查验样机的当天，我就活络拆封上电，预备信号查验了。由于之前一贯用别的两家的示波器，初始运用R&S的示波器，其软件界面及操作按钮均不是很了解，操作起来相对生涩。经过简略探求后，根柢能做简略查验了，可是要进行高速信号丈量还不能活络搞定，只能求助技能支撑了。经过收买顺畅联络上出售工程师-杨毓，在其帮忙下，又活络联络上了技能支撑工程师-李星。在李工的长途帮忙下，很快可以进行高速信号丈量，并抓到了时钟波形。李工忧虑我这边搞欠好，又在第二天上午赶到咱们公司，进行现场操练阅历。依据抓到的时钟波形，咱们翻开悉数剖析，李工深重的技能常识，对我这个古怪疑问的剖析供应了首要思路。

先是原理剖析，开端定论是：硬件原理计划上不存在太多的疑问。这是一个LVDS时钟晶振宣告差分LVDS 时钟后，经过沟通耦合连到CPU侧（图）。

原理上找不到疑问，只能会集精力丈量波形并进行具体剖析了。经过R&S示波器，用有源差分探头（图1）和有源单端探头在CPU侧来捕获时钟输出波形（图2）。

图1差分探头测得图

图2单端探头测得图

从图可知：时钟质量在CPU端差，信号差分摆幅不可，并且共模电压超出计划，且波形畸变严峻。CPU侧的PLL关于这个输入时钟信号无法断定，也是理所但然的。莫非是PCB计划有疑问？PCB走线的截图如下：

图中：U2为差分晶振，晶振欠好的C十1和C十2为沟通耦合电容。PCB的走线为：线宽8mil，线间隔16mil，差分等长操控在5mil，总线长1550mil（小于器材材料的2000mil）。

再细心剖析PCB计划，满意器材材料的计划布线央求，且也契合多年高速计划履历。理论上应当不存在疑问，如何会有这么古怪的波形呢？莫非是CPU负载侧有疑问？联络CPU的技能支撑，经过对原理图和PCB剖析，很快得到一些或许存在疑问的信息：完毕跨接电阻是不是焊接，芯片接地是不是精确等等。经过试验，顺次打扫这些要素。

那么此刻，只能进行悉数信号丈量具体剖析了。首要是晶振外围电路丈量。运用R&S的示波器，挑选沟通耦合丈量方法，发现晶振的供电电源纹波很大，3.3V直流电的纹波抵达十0mv分配，由于这个供电来自DC/DC电源，存在这么大的纹波有或许致使晶振输出反常。飞线取LDO输出的3.3V（供认纹波小于十mv），再次查验发现PLL仍然不能断定，CPU侧查验波形仍然不契合LVDS信号标准。可是在丈量进程中偶尔发现一个反常，即是用R&S单端无源探头来丈量晶振输出侧的信号电压时，发现PLL居然锁上了。此刻是将单端探头的接地线接在LVDS信号的负端，探针顶住信号正端。这是个啥状况，百思不得其解啊……彻底推翻了咱们的知道了。如今开端置疑，该差分晶振是不是存在质量疑问。

那么接下来关于晶振，依据器材供应的厂家资猜中描写的查验方法进行裸片供电丈量。其图纸：（图3）

图3 引荐查验电路

将晶振直接飞线供上3.3V的电，断开现有负载，在差分PN信号间跨接十0欧电阻，再进行信号丈量，发现晶振输出的确有疑问，其差分信号和单端信号输出摆幅小，信号畸变严峻（与图1和图2相似）。由此，根柢可以得出定论：那即是晶振经过非标准路径收买的，其质量之差，唉，无语啊！依据上述查验状况，这儿总结了有两个疑问，别离拟定验证处理计划：

• 经过标准路径，再收买差分晶振，预备查验；

• 剖析为啥在R&S示波器无源探头地线接到差分信号负端的状况，能使信号质量改进；

关于计划二，仿照探头标明的电阻，电容散布参数，又进行了一些试验：例如负端飞线，经过串联电阻，电容等方法接地，均无法匹配探头底线接触的景象。后来细心剖析发现，我的单板供电直流稳压电源的输出电压的地线与市电电力线未共地（图4），即图中虚线未联接。此刻，用万用表查验示波器探头的地线与直流源（-端）输出的GND 之间，发现有个很小的电压压差。

图4 查验组网图

当完毕Earth共地后（接上虚线），选用下图5组网查验，此刻PLL仍无法锁存，再用示波器探头的地线联接差分信号负极时，PLL也无法断定了。

图5 工地查验组网图

由此可见，这个疑问与示波器及探头自身没有联络。经过剖析发现：由于探头地接的是电力线准大地，与稳压电源输出地之间是浮空联络，存在一些电压差。此刻得出定论，在其时不良的晶振负端接入某个凹凸的直流电压时，恰当于行进了差分晶振输入的共模电压，必定程度上改进LVDS信号的质量。因而，做了别的一个试验，经过将差分晶振负端飞线到1.2V电压上（图6），人为供应1.2V共模电压，这时发现PLL断定成功，DOM盘正常作业了。

图6 差分信号负极飞线测妄图

此刻用有源差分和有源单端探头测得波形：

图7 有源差分探头测得图

图8 有源单端测得图

从上两张图可得：虽然PLL断定了，可是还能看出P，N信号不是180度穿插的，共模电压也不对，可是此刻的差分信号摆幅够大见图7，可以使LVDS的PLL作业。关于榜首种计划，咱们收买到了台湾某家公司的差分晶振，焊接完后，SATA-DOM直接就能安稳作业了，进一步验证了初始运用的差分晶振是存在质量疑问的。当然，关于新的差分晶振，咱们也进行了具体的波形测妄图9和图十，发现方针与器材材料一同，且契合LVDS 信号标准。且关于DOM盘进行读写文件压力查验，到如今接连作业正常，这个疑问也得到了满意的处理。