信号完整性（Signal Integrity， SI）就是指数据信号在电源线上的品质，即数据信号在线路中以合理的时钟频率和工作电压做出回应的工作能力。假如线路中数据信号可以以规定的时钟频率、延迟时间和工作电压力度抵达信号接收器，则可明确该电源电路具备不错的信号完整性。相反，当数据信号不可以一切正常回应时，就产生了信号完整性难题。

　　伴随着快速元器件的应用和快速数据控制系统设计愈来愈多，系统软件数据信息率、数字时钟速度和电源电路流动量都是在不断提升。在这些设计方案中，系统软件快切线斜率瞬变和输出功率很高，电缆线、互联、印制电路板（PCB）和单晶硅片将主要表现出与低速档设计方案迥然不同的个人行为，即发生信号完整性难题。信号完整性难题能造成 或是立即产生例如数据信号失帧，按时不正确，有误的数据信息，详细地址、控线和系统偏差等，乃至使崩溃，这已变成快速设计产品中十分需要注意的难题。文中首要讲解了PCB信号完整性的难题，次之阐释了PCB信号完整性的流程，最终讲解了怎样保证PCB设计信号完整性的方式 。

　　PCB信号完整性的情况包含

　　PCB的信号完整性难题具体包含数据信号反射面、串扰、数据信号延迟时间和时钟频率不正确。

　　1、反射面：数据信号在同轴电缆上传递时，当快速PCB上同轴电缆的特点特性阻抗与数据信号的源端特性阻抗 或负荷特性阻抗不搭配时，数据信号会产生反射面，使数据信号波型发生过冲、下冲和从而致使的振铃状况。过冲（Overshoot）就是指数据信号振荡的第一个最高值（或谷值），它是在开关电源脉冲信号以上或参照地脉冲信号下的附加工作电压效用；下冲（Undershoot）就是指数据信号振荡的下一 个谷值（或最高值）。过大的过充工作电压常常长久性地冲击性会导致元件的毁坏，下冲会减少噪声容限，振铃提升了数据信号平稳所须要的時间，进而干扰到系统软件时钟频率。

　　2、 串扰：在PCB中，串扰就是指当数据信号在同轴电缆上散播时，因电磁感应动能根据互正和互感器藕合对邻近的同轴电缆造成的不希望的噪音影响，它是由不一样构造引发的磁场在同一地区里的相互影响而发生的。互容引起藕合电流量，称之为溶性串扰；而互感器引起藕合工作电压，称之为理性串扰。在PCB上，串扰与布线长短、电源线间隔，及其参照地水平面的情况等相关。

　　3、数据信号延迟时间和时钟频率不正确：数据信号在PCB的输电线内以比较有限的速率传送，数据信号从推动端传出抵达协调器，期间存有一个传送延迟时间。太多的讯号延迟时间或是数据信号延迟时间不搭配很有可能造成 时钟频率不正确和逻辑性元器件作用错乱。

　　根据信号完整性剖析的快速数据控制系统设计剖析不但可以高效地提升企业产品的特性，并且能够减少设备开发进度，减少项目成本。在数据系统软件向快速、密度高的方位发展趋势的情形下，把握这一设计方案神器己十分急切和必需。在信号完整性剖析的实体模型及测算剖析优化算法的逐步完善和提升上，运用信号完整性开展电子计算机设计方案与解析的数据控制系统设计方式可能获得很普遍、很全方位的运用。

　　PCB信号完整性的流程

　　1、设计方案前的准备工作

　　在设计方案逐渐以前，务必优先思索并明确设计方案对策，那样能够具体指导例如电子器件的挑选、加工工艺选取和线路板产品成本操纵等工作中。就SI来讲，要提前开展调查以产生整体规划或是设计方案规则，进而保证设计方案結果不产生显著的SI难题、串扰或是时钟频率难题。（手机微信：EDA设计方案智谷馆）

　　2、线路板的堆叠

　　一些团队对PCB叠加层数的确认有较大的管理权，而此外一些团队却都没有这类管理权，因而，掌握你所处的地方很重要。

　　其他的主要难题包含：预估的制作尺寸公差多少钱？在电路板上预估的绝缘层参量多少钱？图形界限和距离的容许偏差多少钱？接地质构造和数据信号层的薄厚和距离的容许偏差多少钱？全部这类消息还可以在预走线环节应用。

　　依据上述数据信息，你也就能够挑选堆叠了。留意，基本上每一个插进其他线路板或是侧板的PCB都是有薄厚规定，并且大部分线路板生产商对其可生产制造的不一样种类的层有固定不动的薄厚规定，这可能很大程度地管束最后堆叠的数量。你很有可能特想与生产商密切协作来界定堆叠的数量。应当选用特性阻抗操纵专用工具为不一样层转化成总体目标特性阻抗范畴，尽量要充分考虑生产商带来的制作容许偏差和相邻走线的危害。

　　在数据信号详细的满意状况下，全部快速连接点应当走线在特性阻抗操纵里层（比如带状线）。使得SI最好并维持线路板去耦，就需要尽量将接地质构造/电源层成对布线。假如只有有一连接地质构造/电源层，你也就仅有凑合了。假如压根就沒有电源层，依据界定你也许会碰到SI难题。你还是很有可能碰到这种的状况，即在未定义数据信号的回到通道以前难以模拟仿真或是模拟仿真线路板的特性。

　　3、串扰和特性阻抗操纵

　　来源于相邻电源线的藕合将造成 串扰并更改电源线的特性阻抗。邻近平行面电源线的藕合剖析很有可能决策电源线中间或是各种电源线中间的“安全性”或预估间隔（或是平行面走线长短）。例如，欲将数字时钟到信号连接点的串扰限定在100mV之内，却要数据信号布线维持平行面，你也就能够利用测算或模拟仿真，寻找在任意给出走线层上数据信号中间的最低容许间隔。与此同时，假如设计方案中包括特性阻抗关键的连接点（或是是数字时钟或是专用型快速运行内存构架），你也就务必将走线置放在一层（或若干层）内以获得需要的特性阻抗。（手机微信：EDA设计方案智谷馆）

　　4、关键的快速连接点

　　延迟时间和时滞是数字时钟走线务必考量的主要因素。由于时钟频率规定严苛，这类连接点一般务必选用线接元器件才可以达到最佳SI品质。要预先确定这种连接点，与此同时将调整电子器件置放和走线所须要的時间多方面方案，便于调节信号完整性设计方案的表针。

　　5、技术性挑选

　　不一样的推动技术性适合不一样的每日任务。数据信号是一对一的或是一点对多抽头的？数据信号是以线路板輸出或是留到同样的电路板上？容许的时滞和噪音裕量多少钱？做为信号完整性设计方案的通用性规则，变换速率变慢，信号完整性越好。50MHZ数字时钟选用500PS增益值是没有原因的。一个2-3NS的摆率能元器件速率要充足快，才可以确保SI的质量，并有利于处理象輸出同歩互换（SSO）和电磁兼容测试（EMC）等难题。（手机微信：EDA设计方案智谷馆）

　　在新式FPGA可编程控制器技术性或是客户界定ASIC中，能够 寻找推动新技术的优势。选用这种订制（或是半订制）元器件，你也就有较大的空间选中推动力度和速率。设计方案前期，要达到FPGA（或ASIC）设计方案時间的需求并明确合理的輸出挑选，假如有可能得话，还需要包含脚位挑选。

　　在这个设计，要从IC供应商那边得到 适宜的模型仿真。为了更好地高效的遮盖SI模拟仿真，你将必须一个SI模拟仿真程序流程和相对应的模型仿真（可能是IBIS实体模型）。

　　最终，在预走线和走线环节你应该创建一系列设计方案手册，他们包含：总体目标层特性阻抗、走线间隔、趋向选用的元器件加工工艺、关键连接点拓扑结构和线接整体规划。

　　6、预走线环节

　　预走线SI整体规划的主要环节是最先界定键入主要参数范畴（推动力度、特性阻抗、追踪速率）和也许的拓扑结构范畴（最少/较大 长短、股票短线长短等），随后运作每一个很有可能的模拟仿真组成，剖析时钟频率和SI模拟仿真結果，最终寻找能够进行的数据范畴。

　　然后，将工作中范畴表述为PCB走线的走线约束方程。能够采取不一样工具软件实行这类种类的“清理”准备工作，布线程序可以全自动解决这类走线约束方程。对大部分消费者来讲，时钟频率信息内容事实上比SI結果至关重要，互联模拟仿真的效果能够更改走线，进而调节转录因子的时钟频率。

　　在其他运用中，这一全过程还可以用于明确与系统软件时钟频率表针兼容问题的脚位或是元器件的合理布局。这时，有可能彻底明确必须手工制作走线的连接点或是不用线接的连接点。针对可编程控制器元器件和ASIC而言，这时还能够调节輸出推动的挑选，便于改善SI设计方案或防止选用离散变量线接元器件。

　　7、走线后SI模拟仿真

　　一般来说，SI设计方案具体指导标准难以确保具体走线进行以后不发生SI或时钟频率难题。即便设计方案是在手册的帮助下开展，除非是你可以不断全自动查验设计方案，不然，没办法确保设计方案彻底遵循规则，因此免不了发生难题。走线后SI模拟仿真查验将容许有准备地摆脱（或是更改）设计方案标准，可是这仅仅出自于费用考虑到或是严苛的走线规定下所做的需要工作中。（手机微信：EDA设计方案智谷馆）

　　8、后生产制造环节

　　采用以上对策能够保证线路板的SI设计方案质量，在线路板安装进行以后，依然必须将线路板放到测试平台上，运用数字示波器或是TDR（时域反射计）精确测量，将真正线路板和模拟仿真预期成果开展较为。这种检测数据信息还可以幫助你改善实体模型和生产制造主要参数，便于你一直在下一次预设计方案调研工作中作出更好的（越来越少的约束方程）管理决策。

　　9、实体模型的挑选

　　有关实体模型挑选的文章内容许多，开展静态数据时钟频率认证的技术员们也许早已注意到，虽然从元器件数据分析表能够得到 全部的数据信息，要创建一个实体模型依然很艰难。SI模型仿真恰好反过来，实体模型的创建非常容易，可是实体模型数据信息却难以得到 。实质上，SI实体模型数据信息唯一的靠谱来源于是IC供应商，她们需要与设计方案技术工程师维持心有灵犀的相互配合。IBIS实体模型规范带来了一致的数据信息媒介，可是IBIS实体模型的构建以及质量的确保却成本费昂贵，IC供应商对于此事项目投资依然必须市场的需求的促进功效，而线路板生产商可能是唯一的买方销售市场。

　　保证信号完整性的PCB设计方式

　　根据汇总危害信号完整性的要素，在PCB设计全过程不错地保证信号完整性，能够从下列一些层面来考虑到。

　　（1）电路原理上的考虑到。包含操纵同歩转换輸出总数，操纵各模块的较大 边缘速度（dI/dt和dV/dt），进而获得最少且可接收的边缘速度；为高輸出功能块（如数字时钟控制器）挑选音频信号；在同轴电缆上方接无源元件（如电阻器、电容器等），以完成同轴电缆与负荷间的匹配电阻。

　　（2）降到最低平行面走线的布线长短。

　　（3）元器件放置要避开I/O互联插口和其它易受影响及藕合危害的地区，尽可能减少元器件间的放置间距。

　　（4）减少数据信号布线到参照平面图的相距间距。

　　（5）减少布线特性阻抗和数据信号推动脉冲信号。

　　（6）终端设备配对。可提升终端设备配对电源电路或是配对元器件。

　　（7）防止互相平形的布线走线，为走电线间给予充分的布线间距，减少电感器藕合。

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