模拟集成电路设计流程

2021-11-12 08:42分类：电子元器件阅读：

　　仿真模拟集成电路芯片设计流程

　　1、功能分析环节

　　设计方案工作人员商品的运用场所，设置一些例如作用、操作速度、插口规格型号、工作温度及耗费输出功率等规格型号，以作为未来电路原理时的根据。更可进一步软件界面设计控制模块及硬件配置控制模块该怎么区划，什么作用该融合于SOC内，什么作用能够设计方案在电路板上。

　　2、设计方案叙述和个人行为级认证

　　磷酸原设计方案结束后，能够根据作用将SOC区划为多个程序模块，并决策完成这种作用即将采用的IP核。此环节将接危害了SOC內部的架构设计及各控制模块间互动交流的信号，及以后商品的稳定性。

　　决策控制模块以后，可以用VHDL或Verilog等硬件配置描述语言完成各控制模块的设计方案。然后，运用VHDL或Verilog的电源电路仿真器，对设计方案开展作用认证（functionsimulaTIon，或个人行为认证behavioralsimulaTIon）。

　　留意，这类作用模拟仿真沒有考虑到电源电路具体的延迟时间，但不能得到精准的結果。

　模拟集成电路设计流程

　　3、逻辑性综合性

　　明确设计方案叙述恰当后，能够应用逻辑性综合性专用工具（synthesizer）开展综合性。

　　综合性流程中，必须选用合理的逻辑性元器件库（logiccelllibrary），做为生成时序逻辑电路时的参照根据。

　　硬件配置语言表达设计方案软件更新的撰写设计风格是决策综合性专用工具实行效果的一个主要要素。实际上，综合性专用工具适用的HDL英语的语法均是有局限的，一些过度抽象化的英语的语法只适合做为系统软件评定时的模型仿真，而无法被综合性专用工具接纳。

　　逻辑性综合性获得门级网表。

　　4、门级认证（Gate-LevelNetlistVerificaTIon）

　　门级作用认证是存储器传送级认证。关键的工作任务是要确定经综合性后的电源电路是不是合乎作用要求，该工作中一般运用逻辑门级认证专用工具进行。

　　留意，此环节模拟仿真必须考虑到逻辑门的延迟时间。

　　5、合理布局和走线

　　合理布局指将设计方案好的程序模块有效地布置在集成ic上，规划好他们的部位。走线则指进行各控制模块中间互联的联线。

　　留意，各控制模块中间的联线一般较为长，因而，造成的延迟时间会明显危害SOC的特性，特别是在在0.25μm制造之上，这类状况更加明显。