选用90nm加工工艺生产的DDR3 SDRAM储存器构架适用系统总线速度为600 Mbps-1.6 Gbps (300-800 MHz)的带宽测试，工作标准电压低至1.5V，因而功能损耗小，存取时间更可达到2Gbits。该构架毫无疑问速率更快，容积更高，企业比特犬的功能损耗更低，但难题是怎样完成DDR3 SDRAM DIMM与FPGA的插口呢?

　　关键字——平衡!

　　要是没有将平衡作用立即设计方案到FPGA I/O构架中，那麼一切设备连接到DDR3 SDRAM DIMM都将是错综复杂的，并且费用还高，必须大批量的外界电子器件，包含延迟线和相应的操纵。

　　什么叫平衡?为何这样关键?

　　为了更好地在适用更高频时提升信号完整性，JEDEC联合会界定了一个fly-by(飞跃式)线接计划方案，该计划方案选用了数字时钟和指令/计算机字长数据信号来改进信号完整性以适用更多的特性。那时候钟和详细地址/指令根据DIMM时，fly-by网络拓扑结构根据有意造成每一个DRAM上的数字时钟和数据信息/选通中间的航行時间偏位(flight-time skew)来减少高并发电源开关噪音(SNN)，如图所示1所显示。

　　航行時间偏位很有可能达到0.8 tCK，当该偏位被拓展得充足宽时，将不清楚数据信息在2个指令周期中的哪一个内回到。因而，平衡作用还可以使控制板利用调整每一个字节数安全通道内的时钟频率来赔偿这一偏位。全新的FPGA可以为各种各样运用给予与二倍数据信息率SDRAM储存器插口的很多作用。可是，要与近期的DDR3 SDRAM一道应用，还必须更鲁棒性的平衡计划方案。

　　FPGA I/O构造

　　像Altera StraTIx III系列产品性能卓越FPGA给予的I/O速率达到400 MHz (800 Mbps)，还具备很高的协调能力，可以兼容目前的和新型的外界储存器规范，如DDR3。

　　图1：DDR3 SDRAM DIMM：航行時间偏位减少了SSN，数据信息务必被控制板提高到2个指令周期。

　　读平衡

　　在载入实际操作中，储存器控制板务必赔偿由飞跃储存器拓扑结构造成的、危害载入周期时间的延迟。平衡能够被视做为发生在数据通道上的比I/O自身延迟还需要大的延迟。每一个DQS都规定一个同步时钟部位的单独相位(历经了加工工艺、工作电压和溫度(PVT)赔偿)。图2表明出同一载入指令下从DIMM回到的2个DQS组。

　　图2：I/O模块中的1T、降低沿和平衡存储器。

　　一开始，每一个分离的DQS被移相90度，进而捕捉与这种情况有关的DQ数据信息。随后用一个随意运作的再同步时钟(頻率和位置与DQS同样)将信息从捕捉域迁移到图2所显示用淡粉色和橘色联线表明的平衡电源电路中。在这个环节，每一个DQS组都是有一个单独的再同步时钟。

　　然后DQ数据信息被送至1T存储器。图2中提供了一个1T存储器案例，在顶层安全通道中必须用这一1T存储器对特殊DQS组里的DQ数据位开展延迟。留意在该例中，下一层安全通道不用1T存储器。根据该环节逐渐两端对齐顶层和下一层安全通道。一切一个特定的安全通道是不是必须1T存储器是全自动明确的，这也是完全免费物理层IP核心中校正计划方案的一部分作用。

　　接着2个DQS组被输送到降低沿存储器。假如需要的话，还能够在运作时根据全自动校正全过程把可选择存储器转换进去或转换出来 。最终是将顶层和下一层安全通道两端对齐到同一再同步时钟上，那样就产生了一个将彻底两端对齐的或历经平衡的单倍数据信息率(SDR)数据信息传送到FPGA构造的源同歩插口。

　　写平衡

　　与读平衡相近，但是方位反过来，DQS组到不一样的时时刻刻发信号，便于与抵达DIMM上的电子元件的数字时钟一致，而且需要达到tDQSS参数规定的 /- 0.25 tCK。控制板务必根据建立意见反馈环城路来调节DQS与CK的关联，在这里全过程中，控制板会将信息载入DRAM，再根据次序相位差开展扫描仪读回，直至发觉载入窗的终点站。为了更好地更快的构建和维持容量，数据信息需要在好对话框的中间的点传出。

　　别的的FPGA I/O作用自主创新

　　性能卓越的StraTIx III FPGA还有着很多创新能力的别的I/O作用，能够保持到各种各样储存器插口的简易且可扩展性联接，这类作用涉及了动态性片上方接(OCT)、可变性的I/O延迟及其半数据信息率(HDR)等。

　　动态性OCT

　　并行处理和串行通信OCT为读写能力系统总线给予适合的路线线接和匹配电阻，因而FPGA附近不用外接电阻器，进而降低了外接元器件成本费，节省了线路板总面积，并且减少了走线复杂性。此外，它还大幅度降低了功能损耗，由于串联线接在写实际操作时还可以合理的被旁通掉。

　　用以DQ去偏位(deskew)的可变性延迟

　　选用可调的填写和輸出延迟来追踪长短失配和电气设备去偏位。细致的填写和輸出延迟屏幕分辨率(即50皮秒激光步进电机)被用来更细致的DQS间去偏位(单独于平衡作用)，这类偏位是由线路板长短失配或FPGA和储存器件上I/O缓存文件的改变所造成的，如表1所显示。最后，这提升了每一个DQS组的捕捉容量。

　　表1：屏幕分辨率和平方根未确定特点。

　　为了更好地将DDR3全自动去偏位优化算法变成运行校正全过程的一部分，必须 从运作时的FPGA构造完成延迟模块。还可以运用輸出延迟在輸出安全通道中插进小量偏位来有心地降低与此同时电源开关的I/O总数。

　　靠谱的捕捉

　　DQS数据信号作为键入选通讯号，它务必挪动到一个最佳位置才可以捕捉载入事务管理。移相电路能够将导入的DQS数据信号移相0°, 22.5°, 30°, 36°, 45°, 60°, 67.5°, 72°, 90°, 108°, 120°, 135°, 144°或 180°,实际在于DLL的頻率方式。移相后的DQS数据信号接着被作为I/O模块每个键入存储器的数字时钟。

　　延迟锁住环城路(DLL)在全部PVT范畴内将相位差维持在一个固定不动部位。DLL控制模块的相位差电压比较器用以将2个键入中间的相位角维持在零。完成的办法是匀称地调整DLL控制模块中的特殊延迟(10-16)。用以更新DLL中某一延迟控制模块的操控数据信号还被发送至DQS键入途径中的延迟控制模块。比如，能够运用DLL中的所有16个延迟模块和DQS相位键入途径中的第4个延迟抽头来完成90°的相位：

　　或是挑选DLL中的10个延迟模块和DQS相位键入途径中的抽头4来完成36°的相位：

　　或120°:

　　该DLL选用頻率标准为每一个DQS脚位中的延迟链动态性造成操纵数据信号，并容许它赔偿PVT的转变。在StraTIx III FPGA中有4个DLL，他们都坐落于元器件的边缘，目地是使每一个DLL可以遮盖元器件的两边，进而能够在元器件的每个旁边适用多种多样DDR3 SDRAM储存器插口。

　　超越高速数据率域和设计方案简单化

　　DDR捕捉存储器和HDR存储器适用数据信息从二倍数据信息率域(数据信息在数字时钟的2个边缘)安全性传输到SDR域(数据信息坐落于頻率一致的数字时钟的上升沿，但数据信息总宽翻倍)，再到HDR域(数据信息坐落于数字时钟的上升沿，数据信息总宽仍是翻倍，但时钟频率仅是SDR域的一半)，那样导致內部设计方案时钟频率更易于完成。

　　裸片、封裝和数据信号完整性改善

　　FPGA裸片和封裝的制定需要为性能卓越的储存器插口给予更快的信号完整性(即客户I/O与地和开关电源的占比为8：1：1，并具备最好的数据信号回到途径，如图所示3所显示)。除此之外，FPGA应当给予动态性OCT和可变性的偏位率，便于可以操纵讯号的升高和上升幅度及其可编程控制器推动工作能力，进而达到常用规范(即SSTL 1.5 Class II)的规定。

　　图3：联接到每一个开关电源和地的八个客户I/O。

　　文中总结

　　性能卓越StraTIx III FPGA能够根据带来高储存器网络带宽、改善的时钟频率容量及其控制系统设计中的协调性来填补性能卓越DDR3 SDRAM DIMM的不够。因为DDR3在具体应用里将迅速超出DDR2，故给予更成本低、更性能卓越、更密度高的和优秀的信号完整性的高档FPGA务必给予与JEDEC兼容的读写能力平衡作用，便于与性能卓越的DDR3 SDRAM DIMM相连。FPGA与DDR3 SDRAM的巧妙融合将可以达到当前和下一代通讯、互联网及其数据信号分析系统软件的规定。欲了解其他信息请登陆电子发烧友网(http://www.elecfans.com)

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