降低沿触发的JK触发器

该电路在CP脉冲降低沿期直接纳JK信号并完毕状况翻转，靠的是内有些电路延不时刻差而完毕的。

⑴ CP=0时，G3、G4输出高电平，B、B’两组与门封闭，触发器的状况由A、A’两组与门互锁，状况不会改动。

⑵ CP=1时期，因为B、B’与门其间的一个输入为高电平，所以，只需有另一个也为高电往常，就可由B、B’与门互锁触发器的状况，所以状况不变。

⑶ CP从0跳到1时期，触发器状况由原A、A’互锁改换到由B、B’互锁，触发器的状况也不变。

⑷ CP由1跳变到0时期，因G1、G2门的延时比G3、G4门长，使，状况还来不及改动，构成了图示等效电路，其间B、B’已被封闭，由RS触发器的特性方程得：。 可见，电路是一个降低沿触发的触发器。

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