计数器是数字体系顶用得较多的根柢逻辑器材。它不只能记载输入时钟脉冲的个数，还能够完毕分频、守时、发作节拍脉冲和脉冲序列等。例如，核算机中的时序发作器、分频器、指令计数器等都要运用计数器。
计数器的品种很多。按时钟脉冲输入方法的纷歧样，可分为同步计数器和异步计数器；按进位体系的纷歧样，可分为二进制计数器和非二进制计数器；按计数进程中数字增减趋势的纷歧样，可分为加计数器、减计数器和可逆计数器。

1、二进制异步计数器
1.二进制异步加计数器
(1)电路构造
以三位二进制异步加法计数器为例，如图1所示。该电路由3个上升沿触发的D触发器构成，具有以下特征:每个D触发器输入端接该触发器Q 端信号，因此Q n＋1＝Q n，即各D触发器均处于计数状况;计数脉冲加到最低位触发器的C端，每个触发器的Q 端信号接到相邻高位的C端。

图1 3位二进制异步加计数器
(2)原理剖析
假定各触发器均处于0态，依据电路构造特征以及D触发器作业特性，不行贵到其状况图和时序图，它们别离如图2和图3所示。其间虚线是思考触发器的传输推延时刻tpd后的波形。

图2 图1所示电路的状况图

图3 图1所示电路的时序图
由状况图能够了解地看到，从初始状况000(由清零脉冲所置)初步，每输入一个计数脉冲，计数器的状况按二进制递加（加1），输入第8个计数脉冲后，计数器又回到000状况。因此它是23进制加计数器，也称模八（M=8）加计数器。
从时序图能够了解地看到Q0，Q1,Q2的周期别离是计数脉冲（CP）周期的2倍，4倍、8倍，也即是说Q0,Q1,Q2,别离对CP波形进行了二分频，四分频，八分频，因此计数器也可作为分频器。
需求阐明的是，由图3中的虚线波形可知，在思考各触发器的传输推延时刻tpd时,关于一个n 位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起效果）到来,到n 个触发器都翻转安稳,需求履历的最长时刻是ntpd ，为保证计数器的状况能精确反响计数脉冲的个数,下一个计数脉冲（上升沿）有必要在ntpd 后到来，因此计数脉冲的最小周期Tmin＝ntpd 。
2.二进制异步减计数器
图4是3位二进制异步减计数器的逻辑图和状况图。从初态000初步，在榜首个计数脉冲效果后，触发器FF0由0翻转为1（Q0的借位信号），此上升沿使FF1也由0翻转为1(Q1的借位信号)，这个上升沿又使FF2 由0翻转为1，即计数器由000变成了111状况。在这一进程中，Q0向Q1进行了借位,Q1向Q2进行了借位。尔后，每输入1个计数脉冲，计数器的状况按二进制递减（减1）。输入第8个计数脉冲后，计数器又回到000状况，完毕一次循环。因此，该计数器是23进制（模8）异步减计数器，它相同具有分频效果。

图4 3位二进制异步减计数器 (a)逻辑图 (b)状况图
综上所述，可对二进制异步计数器概括出以下两点：
(1)n位二进制异步计数器由n个处于计数作业状况(关于D 触发器，使Di=Qin；关于JK 触发器,使Ji=Ki=1) 的触发器构成。各触发器之间的联接方法由加、减计数方法及触发器的触发方法挑选。关于加计数器,若用上升沿触发的触发器构成，则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端相连（即进位信号应从触发器的Q 端引出）；若用降低沿触发的触发器构成,则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端联接。关于减计数器，各触发器的联接办规矩相反。
(2)在二进制异步计数器中，高位触发器的状况翻转有必要在低一位触发器发作进位信号（加计数）或借位信号（减计数）往后才调完毕。故又称这品种型的计数器为串行计数器。也正由于如此，异步计数器的作业速度较低。
2、 二进制同步计数器
为了跋涉计数速度，可选用同步计数器，其特征是，计数脉冲一同接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器一同被触发,应当翻转的触发器是一同翻转的，没有各级推延时刻的堆集疑问。同步计数器也可称为并行计数器。
1.二进制同步加计数器
图5是用JK触发器（但已令J=K）构成的4位二进制（M=16）同步加计数器。
由图可见，各位触发器的时钟脉冲输入端接同一计数脉冲CP ，各触发器的驱动方程别离为J0=K0=1,J1=K1=Q0、J2=K2=Q0Q1、 J3=K3=Q0Q1Q2 。

图5 4位二进制同步加计数器
依据同步时序电路的剖析方法，可得到该电路的状况表，如表1所示。设从初态0000初步，由于J0=K0=1,所以每输入一个计数脉冲CP，最低位触发器FF0就翻转一次，别的位的触发器FFi仅在 Ji＝Ki=Qi-1Qi-2……Q0＝1的条件下，在CP 降低沿到来时才翻转。

图6是图5电路的时序图，其间虚线是思考触发器的传输推延时刻tpd 后的波形。由此图可知，在同步计数器中，由于计数脉冲CP 一同效果于各个触发器，悉数触发器的翻转是一同进行的，都比计数脉冲CP 的效果时刻滞后一个tpd ,因此其作业速度通常要比异步计数器高。

图6 图5电路的时序图
应当指出的是，同步计数器的电路构造较异步计数器凌乱，需求添加一些输入操控电路，因此其作业速度也要受这些操控电路的传输推延时刻的捆绑。假定将图5电路中触发器FF1、FF2和FF3的驱动信号别离改为

即可构成4位二进制同步减计数器，其作业进程请读者自行剖析。
2.二进制同步可逆计数器
实习运用中，有时恳求一个计数器即能作加计数又能作减计数。一同兼有加和减两种计数功用的计数器称为可逆计数器。
4位二进制同步可逆计数器如图7所示，它是在前面介绍的4位二进制同步加和减计数器的根底上，添加一操控电路构成的。由图可知，各触发器的驱动方程别离为

J0=K0=1

图7 4位二进制同步可逆计数器
当加/减操控信号X=1时，FF1－FF3中的各J、K 端别离与低位各触发器的Q 端接通，进行加计数；当X=0时，各J、K 端别离与低位各触发器的Q 端接通，进行减计数，完毕了可逆计数器的功用。

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