组合逻辑电路中的竞赛冒险
实习上,信号经过连线及集成门都有必定的推延时刻,也或许有前后快慢的差异。因为从输入到输出的进程中,纷歧样通路上门的级数纷歧样,或许门电路均匀推延时刻的差异,使信号从输入经纷歧样通路传输到输出级的时刻纷歧样。遭到上面要素的影响后,或许在输入信号改动的顷刻间,在输入端呈现一些禁绝确的尖峰信号输出,通常把这种景象称为竞赛冒险。
1、发作竞赛冒险的要素
首要来剖析图1所示电路的作业状况,以树立竞赛冒险的概念。在图1(a)中,与门G2的输入是A和A两个互补信号。因为G1的推延,A的降低沿要滞后于A的上升沿,因此在很短的时刻距离内,G2的两个输入端都会呈现高电平,致使它的输出呈现一个高电平脉冲(它是按逻辑计划央求不该呈现的搅扰脉冲),如图1(b)所示。与门G2的2个输入信号别离由G1和A端的两个途径在纷歧样的时刻抵达的景象,通常称为竞赛,由此而发作输出搅扰脉冲的景象称为冒险。
![](http://www.591dg.com/uploads/allimg/blog/pkdv0ncvrcc.jpg)
(a)逻辑电路(b)作业波形
图1 发作正跳变脉冲的竞赛冒险
下面进一步剖析组合逻辑电路发作竞赛冒险的要素。设有一个逻辑电路如图2(a)所示,其作业波形如图2(b)所示。它的输出逻辑表达式为L=AC+BC。由此式可知,当A和B都为1时,L=1,与C的状况无关。可是,由图2(b)能够看出,在C由1变0时,C由0变1有一推延时刻,在这个时刻距离内,G0和G3的输出AC 和BC 一同为0,而使输出呈现一负跳变的窄脉冲,即冒险景象。这是发作竞赛冒险的要素之一。由以上剖析可知,当电路中存在由反相器发作的互补信号,且在互补信号的状况发作改动时或许呈现冒险景象。
图2 发作负跳变脉冲的竞赛冒险 (a)逻辑电路 (b)作业波形
2、消除竞赛冒险的办法 图3 添加了乘积项AB的逻辑电路 |
3.输出端并联电路 图4 并联电容器消除竞赛冒险 (a)电路 (b)输出波形 |
上一篇:带有拓宽环节的串联型稳压电路
下一篇:超外差收音机功用方针
最新更新
推荐阅读
猜你喜欢
电工推荐
![电工技术基础_电工基础知识_电工之家-电工学习网](/skin/images/guanzhu.jpg)