电工技术基础_电工基础知识_电工之家-电工学习网

欢迎来到电工学习网!

组合逻辑电路的险象

2017-04-30 04:59分类:电工考证知识 阅读:

 

一、竞赛景象与险象的发作

  逻辑电路中各途径上推延时刻的长短与信号通过的门的级数有关,与详细逻辑门的时延巨细有关,还与导线的长短有关,因而,输入信号通过纷歧样途径抵达输出端的时刻有先有后,这种景象称为竞赛景象。一般,能够更广义地把竞赛了解为多个信号抵达某一点有时差的景象。竞赛的效果或许使逻辑电路发作过错输出,一般将由竞赛致使的过错输出信宣称为险象。组合电路中的险象是一种瞬态景象,它体现为在输出端发作不该有的尖脉冲,暂时地损坏正常逻辑联络。一旦瞬态进程完毕,即可康复正常逻辑联络。

  依据竞赛的效果是不是致使险象的发作,能够将竞赛分为非临界竞赛和临界竞赛两种类型。不发作过错输出的竞赛称为非临界竞赛,致使过错输出的竞赛称为临界竞赛。

二、险象的消除

  消除或防止电路中险象的常用办法有添加冗余项的办法、添加惯性延时环节的办法和选通法等。

上一篇:单级共射拓宽电路的全频域呼应的概括

下一篇:74LS194支配移位寄存器

相关推荐

电工推荐

    电工技术基础_电工基础知识_电工之家-电工学习网
返回顶部