异步时序逻辑电路的特色及模型

2017-05-06 02:15分类：电工考证知识阅读：

同步时序逻辑电路的特色

	各触发器的时钟端悉数衔接在一同，并接在系统时钟端

	只需其时钟脉冲到来时，电路的状况才干改动

	改动后的状况将一向坚持到下一个时钟脉冲的到来，此刻不论外部输入 x 有无改动

	状况表中的每个状况都是安稳的


	异步时序逻辑电路的特色

	电路中除能够运用带时钟的触发器外，还能够运用不带时钟的触发器和推迟元件作为存储元件

	电路中没有一同的时钟

	电路状况的改动由外部输入的改动直接致使

		依据外部输入是脉冲信号仍是电平信号，可将异步时序逻辑电路分为脉冲异步时序电路和

	电平异步时序电路

对输入脉冲信号的两点约束：

	在两个或两个以上的输入线上不答应一同呈现脉冲信号

	第二个输入脉冲的抵达，有必要在榜首个输入脉冲所构成的使的悉数电路呼应完毕今后

	脉冲异步时序逻辑电路的剖析

	剖析办法底子上与同步时序逻辑电路类似，仅仅要留意触发器时钟端的输入状况。在同步时序电

	路中，时钟端的输入仅为 “ 时刻 ” 。


	剖析进程如下：

		(1) 写出电路的输出函数和鼓励函数表达式

		(2) 列出电路的状况搬运真值表或写出次态方程组

		(3) 作状况表和状况图

		(4) 画出时刻图和用文字描绘电路的逻辑功用

	从剖析进程来看，异步时序电路的剖析与同步时序电路剖析一样，可是每一步施行时又有所不一样

	。下面经过比方介绍脉冲异步时序电路的剖析办法

		例：剖析下图所示的脉冲异步时序逻辑电路



		解：

该电路当接连输入两个或多个 x 1 脉冲时，输出一个或多个脉冲，其它状况下输出为 0 。它是

	一个 x 1 脉冲查看器


	计划办法与同步时序逻辑电路类似，但假如触发器有时钟操控端的话应将其作为鼓励来

	思考，并留意脉冲异步时序电路对输入脉冲的两个约束条件。









	由调查法可见该表已是最简状况表，无需再化简