有必要满意二进制加法准则：逢二进一（1+1=十，即Q由1加1→0时有进位）；各触发器应满意两个条件：每逢CP有用触发沿到来时，触发器翻转一次，即用T′触发器。 操控触发器的CP端，只需当低位触发器Q由1→0（下降沿）时，应向高位CP端输出一个进位信号（有用触发沿），高位触发器翻转，计数加1。由JK触发器构成4位异步二进制加法计数器。

① 逻辑电路
JK触发器都接成T′触发器，下降沿触发。

图1 由JK触发器构成的4位异步二进制加法计数器

（a）逻辑图；（b）作业波形

② 作业原理
异步置0端上加负脉冲，各触发器都为0情况，即Q3Q2Q1Q0＝0000情况。在计数进程中， 为高电平。只需低位触发器由1情况翻到0情况，相邻高位触发器接纳到有用CP触发沿， T′的情况便翻转。

③ 情况改换次第表如下表所示。
电路为十六进制计数器。
④ 作业波形（又称时序图或时序波形）如图1所示.

输入的计数脉冲每经一级触发器，其周期添加一倍，即频率下降一半。
一位二进制计数器便是一个2分频器，
16进制计数器便是一个16分频器。
四位二进制加法计数器 情况改换次第表: