异步二进制减法计数器
二进制数的减法运算规矩:1-1=0,0—1不行,向相邻高位借位,十-1=1;
各触发器应满意两个条件:
每逢CP有用触发沿到来时,触发器翻转一次,即用T′触发器。
操控触发器的CP端,只需当低位触发器Q由0→1(上升沿)时,应向高位CP端输出一个借位信号(有用触发沿),高位触发器翻转,计数减1。
由JK触发器构成的4位二进制减法计数器:
① 逻辑图。如图所示.
FF3~FF0都为T′触发器,下降沿触发。
低位触发器由0→ 1(上升沿)时,应向高位CP端输出一个借位信号(有用触发沿),而触发器为下降沿触发,低位触发器应从端输出借位信号。
图 由JK触发器构成的4位异步二进制减法计数器电路图和作业波形
(a)逻辑图;(b)作业波形
计 数 顺 序 | 计 数 器 状 态 |
Q3 Q2 Q1 Q0 | |
0 1 2 3 4 5 6 7 8 9 十 11 12 13 14 15 16 | 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 |
② 作业原理
异步置0端上输入负脉冲,使计数器的状况为Q3Q2Q1Q0=0000,在减法计数进程中,
为高电平。只需将二进制加法计数器中各触发器的输出由Q端改为
端后,则二进制加法计数器就变成二进制减法计数器
③计数状况次第表
④作业波形:如图(b)所示.
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