VHDL构造体的数据流描绘法
数据流描绘(dataflow description)是构造体描绘办法之一,它描绘了数据流程的运动途径、运动方向和运动效果。例如,相同是一个8位比照器选用数据流法编程,则如例1所示:
【例1】 用数据流描绘法方案8位比照器
LIBRARY IEEE;
USE IEEE std_logic_1164.ALL;
ENTITY comparator IS
PORT (a,b:IN std_logic_vector(7 downto 0);
g:out std_logic);
END comparator;
ARCHITECTURE dataflow OF comp IS
BEGIN
G <="1" when (a = b) else"0";
END dataflow;
上述程序方案的数据流程为:当a=b时,G=1;别的时刻G=0。留神,数据流描绘的句法与做法描绘的句法是纷歧样的。
cale—when:条件信号赋值句子。
with—select—when:挑选信号赋值句子。
这两种句子是数据流描绘法常用的语法,相同选用布尔方程,也可用数据流描绘法,如例2所示。
【例2】 用布尔方程的数据流描绘法方案的8位比照器
LIBRARY IEEE;
USE IEEE std_logic_1164.ALL;
ENTITY comparator IS
PORT (a,b:IN std_logic_vector(7 downto 0);
g:out std_logic);
END comparator;
ARCHITECTURE bool OF comparator IS
BEGIN
g<=not(a(0)xorb(0))and
not(a(1)xorb(1))
and not(a(2)xorb(2))
and not(a(3)xorb(3))
and not(a(4)xorb(4))
and not(a(5)xorb(5))
and not(a(6)xorb(6))
and not(a(7)xorb(7));
END bool;
布尔方程的数据流描绘法描绘了信号的数据流的途径。这种描绘法份额1-6的构造体凌乱,由于例1-6的构造体描绘与端口构造无关。只需a=b,G就输出1,与a、b的巨细无关。而例1-7是一个8位比照器,布尔方程界说的端口规范为8位。
数据流描绘法选用并发信号赋值句子,而不是进程次第句子。一个构造体能够有多重信号赋值句子,且句子能够并发施行。
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