用隐含表法化简同步时序逻辑电路计划中的初始状况表，化简进程如下：

（1）作隐含表。隐含表是一个直角三角形阶梯网络，横向和纵向格数一样，即等于初始状况表中的状况数减1.隐含表中的方格是用状况称谓来标明的，即横向从左到右按初始状况表中的状况次第顺次标上榜首个状况至倒数第二个状况的状况称谓，而纵向自上到下顺次标上第二个状况至究竟一个状况的称谓。表中的每个方格代表一个状况对。

（2）寻觅等效对。运用隐含表寻觅状况表中的悉数等效对通常要进行两轮比照，首要进行次第比照，然后进行有关比照。

所谓次第比照是依照隐含表中从上至下、从左至右的顺畅，对照初始状况表顺次对悉数的状况表顺次对悉数状况对进行逐个查看和比照，并将查当作果一简略了解的办法标明在隐含表中的相应方格内。

（3）求出最大等效类。在找出初始状况表中额悉数等效对往后，可运用等效状况的传递性，求出各最大等效类。断定各最大等效类时应留神两点：一是各最大等效类之间不该呈现相怜惜况，由于若两个等效类之间有相怜惜况，则依据等效的传递性可令其合为一个等效类；二是初始状况表中的每个状况有必要归于某一个最大等效类。不然，化简后的状况表不能描绘初始状况表所描绘的功用。

（4）作出最小化状况表。依据求出的最大等效类，将每一个最大等效类中的悉数状况兼并为一个状况，即可得到和初始状况表等价的最小化状况表。

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