运用和构造和做法VHDL能够树立出一个计数器电路。在构造性技能器计划中，先罗列悉数需求的触发器并作为其器材，然后描写出下一状况逻辑来驱动每个触发器的D输入（数据输入）。与做法性VHDL计划比照，这种计划办法十分冗长庸俗，可是却能开宣告极好的计划模型。

在任何规范的VHDL环境中，做法性计数器都能够极好的运用IEEE STD_LOGIC_UNSIGNED库。运用SLU库，悉数的STD_LOGIC数据类型都能够运用规范算术操作符，然后使计数器计划恰当简略。留神，计数器的计数输出是一个称谓为B的矢量，且被界说为‘inout’类型，然后在赋值操作符两头都能够运用该矢量。

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