原理图和HDL(Hardware description language，硬件描写言语)是两种最常用的数字硬件电路描写办法，其间HDL计划法具有非常好的可移植性、通用性和模块差异与重用性的特征，在如今的工程计划中被广泛运用，下面临FPGA计划了解电路时的开发流程是依据HDL的。

图 FPGA的开发流程

1) 体系功用计划

在体系计划之前，首要要进行的是计划证实、体系计划和FPGA芯片挑选等预备作业。体系工程师依据使命恳求，如体系的方针和杂乱度，对作业速度和芯片自身的各种本钱、本钱等方面进行权衡，挑选合理的计划计划和适宜的器材类型。通常都选用自顶向下的计划办法，把体系分红若干个底子单元，然后再把每个底子单元差异为下一层次的底子单元，一向这么做下去，直到可以直接运用EDA元件库接连。

2) RTL级HDL计划

RTL级(Register Transfer Level，寄存器传输级)指不重视寄存器和组合逻辑的细节(如运用了多少个逻辑门、逻辑门的联接拓扑构造等)，经过描写数据在寄存器之间的活动和如何处理、操控这些数据活动的模型的HDL计划办法。RTL级比门级更笼统，一同也更简略和高效。RTL级的最大特征是可以直接用概括东西将其概括变成门级网表，其间RTL级计划直接抉择着体系的功用和功率。

3) RTL级仿真

也称为功用(做法)仿真，或是概括前仿真，是在编译之前对用户所计划的电路进行逻辑功用验证，此刻的仿真没有推延信息，仅对开端的功用进行查看。仿真前，要先运用波形批改器和HDL等树立波形文件和查验向量(行将所关怀的输入信号组构成序列)，仿真效果将会生成陈说文件和输出信号波形，从中便可以查询各个节点信号的改动。假定发现过错，则回来计划批改逻辑计划。常用的东西有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等软件。尽管功用仿真不是FPGA开发进程中的必需进程，但却是体系计划中最要害的一步。

为了跋涉功用仿真的功率，需求树立查验途径testbench，其查验鼓动通常运用做法级HDL言语描写，其间RTL级模块是可概括的，它是做法级模块的一个子集结。

4) 概括

所谓概括便是将较高档笼统层次的描写转化成较低层次的描写。概括优化依据方针与恳求优化所生成的逻辑联接，使层次计划平面化，供FPGA计划布线软件进行完毕。就如今的层次来看，概括优化(Synthesis)是指将计划输入编译成由与门、或门、非门、RAM、触发器等底子逻辑单元构成的逻辑联接网表，而并非实在的门级电路。实在详细的门级电路需求运用FPGA制作商的计划布线功用，依据概括后生成的规范门级构造网表来发作。为了能改换成规范的门级构造网表，HDL程序的编写有必要契合特定概括器所恳求的特性。因为门级构造、RTL级的HDL程序的概括是很老到的技能，悉数的概括器都可以支撑到这一等级的概括。常用的概括东西有Synplicity公司的Synplify/Synplify Pro软件以及各个FPGA厂家自个推出的概括开发东西。

5) 门级仿真

也称为概括后仿真，概括后仿真查看概括效果是不是和原计划一同。在仿真时，把概括生成的规范延时文件反标明到概括仿真模型中去，可估量门延时带来的影响。但这一进程不能估量线延时，因而和布线后的实习状况还有必定的间隔，并不非常准确。如今的概括东西较为老到，关于通常的计划可以省掉这一步，但假定在计划布线后发现电路构造和计划目的不符，则需求回溯到概括后仿真来供认疑问之地址。在功用仿真中介绍的软件东西通常都支撑概括后仿真。

6) 计划布线

完毕是将概括生成的逻辑网表装备到详细的FPGA芯片上，将工程的逻辑和时序与器材的可用本钱匹配。计划布线是其间最首要的进程，计划将逻辑网表中的硬件原语和底层单元合理地装备到芯片内部的固有硬件构造上，而且通常需求在速度最优和面积最优之间作出挑选。布线依据计划的拓扑构造，运用芯片内部的各种连线本钱，合理准确地联接各个元件。也可以简略地将计划布线了解为对FPGA内部查找表和寄存器本钱的合理装备，计划可以被了解挑选可完毕计划网表的最优的本钱组合，而布线便是将这些查找表和寄存器本钱以最优办法联接起来。

如今，FPGA的构造非常杂乱，分外是在有时序绑缚条件时，需求运用时序驱动的引擎进行计划布线。布线完毕后，软件东西会主动生成陈说，供应有关计划中各有些本钱的运用状况。因为只需FPGA芯片出产商对芯片构造最为了解，所以计划布线有必要挑选芯片开发商供应的东西。

7) 时序仿真

是指将计划布线的延时信息反标明到计划网表中来查看有无时序违规(即不满意时序绑缚条件或器材固有的时序规矩，如树立时间、坚持时间等)景象。时序仿真包括的推延信息最全，也最准确，能较好地反映芯片的实习作业状况。因为纷歧样芯片的内部延时纷歧样，纷歧样的计划布线计划也给延时带来纷歧样的影响。因而在计划布线后，经过对体系和各个模块进行时序仿真，剖析其时序联络，估量体系功用，以及查看和消除竞赛冒险对错常有必要的。

8) FPGA板级调试

经过编程器将计划布线后的装备文件下载至FPGA中，对其硬件进行编程。装备文件通常为.pof或.sof文件格局，下载的办法包括AS(主动)、PS(被逼)、JTAG(间隔扫描)等办法。

逻辑剖析仪(Logic Analyzer，LA)是FPGA计划的首要调试东西，但需求引出许多的查验管脚，且LA报价宝贵。如今，干流的FPGA芯片出产商都供应了内嵌的在线逻辑剖析仪(如Xilinx ISE中的ChipScope、Altera QuartusII中的SignalTapII以及SignalProb)来处理上述仇视，它们只需求占用芯片少数的逻辑本钱，具有很高的有用价值。

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