ASIC的多元性持续提升 ，与此同时加工工艺在不断改善，怎样在较短的時间内开发设计一个平稳的可提拔的ASIC芯片的设计方案，而且一次性流片取得成功，这必须一个完善的ASIC的设计方法和开发流程。

文中融合NCverilog，DesignCompile，Astro等ASIC设计方案常用到的EDA手机软件，从加工工艺自觉性、系统软件的可靠性、多元性的视角比照各种各样ASIC的设计方法，详细介绍了在编号设计方案、综合性设计方案、静态数据时钟频率研究和时钟频率模拟仿真等环节常常忽略的情况及其防止的方法，进而导致全部设计方案具备可预测性。

一.基本上的ASIC设计流程

ASIC设计流程能够粗分成网站前端开发和后面设计方案，假如须要更细的区划，能够分为以下好多个流程：

1.包含体系结构剖析设计方案、RTL编号及其作用认证；

2.逻辑性综合性、PreLayoutSTA及其方式认证（RTL编码与逻辑性综合性转化成的Netlist中间）；

3.Floorplan、Placement、ClockTree插进及其全局性走线（GlobalRouTIng）

4.方式认证（逻辑性综合性的Netlist与含有CT信息内容的Netlist中间）、STA；

5.DetailedRouTIng，DRC；

6.PostlayoutSTA，含有反标延迟时间信息内容的门级模拟仿真；

7.Tape-Out

自然，这也是一个较为粗的步骤，在其中每一个流程还能够分到更准，一般 所指的网站前端开发关键涉及以上步骤中的1，2，4，6这多个一部分。与此同时，这一步骤是一个迭代更新的全过程。针对一些一般的情况及其在其中的一些方式，早已有大批量的参考文献中提及，文中将不会再过多阐释，因而文中切实于探讨在设计方案每个环节中一些非常容易被忽略的或是很有可能产生潜在的危险性的地区。

二.结构特征设计方案、RTL编号

这一环节在全部ASIC设计方案中占十分关键的影响力，结构特征设计关键是以设备的功能性界定考虑，对商品运用的加工工艺、功能损耗、总面积、特性及其成本开展基本的评定，进而确立相对应的规划设计，针对经营规模非常大的ASIC设计方案，在这里一环节估计集成ic的功能损耗总面积十分艰难。

在这儿引进一个ASIC设计方案中很重要的定义：区划（ParTITIoning），在不一样的设计这一定义都将提及。最先，务必在处理器的Top-1级开展作用区划，Top-1级一般能够分成4个大的程序模块，IOPads、界限扫描仪逻辑性、关键作用逻辑性，及其PLL数字时钟控制模块，随后再对关键作用逻辑性根据作用进一步优化。关键作用一部分将是RTL编号设计方案的主要一部分，下边就这一部分进行表明。

1.优良的代码设计风格

编号设计风格对处理器的准确性、易读性、可扩展性及其综合性后集成ic的特性、总面积都是有挺大的危害。当然，针对编号中碰到的任何难题一一论述并不是一篇毕业论文能够达到的，下边只对一些常常碰到的有可能造成问题的地点开展关键表明。

不管从可器重设计方案的视角或是编码模拟仿真个人行为与具体集成ic的个人行为一致性的方面而言，选用加工工艺单独的制定是必不可少的，一些技术工程师在编号时很有可能使用一些延迟时间模块或是延迟线，来转化成一个单脉冲来实际操作，因为延迟时间模块对溫度、工作电压及其生产加工工艺比较敏感，这种要素的转变也会更改转化成的单脉冲的总宽，因而，很有可能在模拟的过程中没有问题，或是在一些实际操作情况下没有问题，而具体集成ic运行时或是工作中标准更改时集成ic就沒有依照设计方案总体目标工作中了。

在RTL级编号时应当尽量减少选用例化标准单元门的方法编号，这不但减少编码的易读性，当选用新的模块库或是新的加工工艺时，这种编码就必须不断的改动，综合性专用工具也不会对这种编码开展逻辑性提升。

别的难题如：因为并没有对任何的标准支系取值造成潜在性的Latch问题、always块中的比较敏感目录难题，及其堵塞取值和非堵塞取值的选择问题许多参考文献上都提及，就不会再过多阐释。下边提及一个非常容易被忽略的难题，在界定时钟频率块时，有一些数据信号是必须校准的，有一些不用校准，假如编号时把他们写在一个always块中，综合性下来的电源电路就没有大家想法的。针对这些不用校准的数据信号，综合性后很有可能把校准数据信号连到相匹配的触发器原理也就能端，那样造成 RTL编码和Netlist的个人行为不一致，而这种情况在方式认证时也无法发觉，必须经过很多的门级模拟仿真才有可能发觉。

ASIC设计方案应当尽量减少选用Latch做为时钟频率模块，Latch设计方案潜在性的难题，如：假如也就能键入端有Glitch，便会造成 锁存噪音数据信息。或是你可以保持数据平稳時间能够包起来也就能数据信号，可你难以保障在也就能关掉的一瞬间D键入端沒有Glitch，特别是在在接受系统总线数据信息的情况下。与此同时，Latch设计方案还产生STA和DFT的艰难，而选用触发器原理的设计方案，根据Setup/Hold時间的查验给出这种难题。因而，虽然Latch设计方案有总面积、功耗低等领域的优点，因为这种不确定性的风险性促使设计方案越来越不可控性，因而不建议应用。

尽量减少把数字时钟作为数据信号应用，在RTL认证时不可能产生什么问题，可是，假如在后面设计方案的过程中忽视了对那些点的数字时钟skew操纵，便会发生出乎意料的結果。

2.同歩设计方案和跨数字时钟域传输数据

虽然多线程系统软件有很多优点，如功耗低，都没有同歩系统软件中让技术工程师头痛的数字时钟遍布及其skew难题，可是其繁杂的各种各样挥手协议书，及其多线程电源电路在检测上的艰难，促使同歩系统软件或是数字电路设计设计方案的优选。同歩设计方案的一个特征便是全部的时钟频率模块全是对统一的数字时钟边缘比较敏感。要使全部集成ic只选用一个数字时钟并不实际，因而，多线程数字时钟域中间的传输数据及其在其中的一些难题将是这节探讨的关键。

一般，为了更好地可以更快的整体和STA，必须 对设计方案开展区划，一般的基本原则是将多线程数字时钟域中间有数据传输的一部分单独出去独立解决，别的的控制模块都是在单一的同步时钟域中工作中。针对这种控制模块怎样在综合性流程中独特解决在下面的章节目录中探讨，这节关键探讨在代码设计中必须考量的难题。

多线程数字时钟中间的亚稳态（Metastability）难题，亚稳态主要是因为被取样数据信息的转变十分挨近取样数字时钟的边缘造成的，那样接受（取样）触发器原理的输入输出便是亚稳态，并在传送流程中散发而引起逻辑错误，也就是一般所指的同歩不成功。在同步时钟域中的这个情况是Hold难题，能够根据EDA专用工具或插入buffer清除，由于EDA专用工具能够检查到这类难题。那麼在多线程接受设计方案中根据二级Flipflop来解决这类有可能产生的亚稳态。如今也是有专用工具检验编码中将会产生的亚稳态难题。多名接受操纵数据信号中间的skew造成的难题如图所示1，假如在其中一位如C2延迟时间超过C1，Ck取样的信息就变成了C2=1，C1=0，假如依照无skew传送的波形图是C2’的模样，应该是00才对。而skew是难以避免的，可能是因为C2C1数据信号的Launch数字时钟自身的skew造成，也可能是传送延迟时间造成。针对简易的状况，我们可以根据简单化逻辑性，尽可能让操纵讯号是1位宽。而如此的情况一样发生在多名宽的信息接受状况。这时候一般建议应用多线程FIFO接受，或是根据挥手协议书接受。有的控制系统设计数据传输协议书承诺，多线程接受环节中，当某一事情出现后（如图所示1中取样到V数据信号为1后）的1个Cycle后（还可以承诺好几个Cycle）数据信息肯定是恰当的；还可以清除这类skew难题，可是，这类完成必须后面设计方案时确保这种有关数据信号的skew不容易超出承诺的周期时间，与此同时推送方的数据信息也需要保持良好的时间数。如图所示1中C2”数据信号，假如skew2＞Period（一个CKCycle），则接到V数据信号一个Cycle后取样数据信息或是异常的。

3.校准对策

校准数据信号中最首要的情况是Removal，也就是要保障任何的触发器原理务必在同一节奏内离去Reset情况，此外，Reset数据信号进行的时时刻刻不可以与数字时钟边缘太挨近，以避免触发器原理进到亚稳态（Metastability）。同歩校准和多线程校准各有利弊，不好说哪一种更有优点。除开在编号设计风格时提到的一个难题，在这儿再对二种对策中将会产生的情况开展解析表明。

同歩校准有一个益处便是校准的时间产生在数字时钟的边缘，那样还可以避免校准数据信号的Glitch。如果是內部制造的Reset数据信号，就一定确保Reset单脉冲有充足的宽，最少2个Cycles，可以让数字时钟取样到。与此同时，这也是它的缺陷，因为它必须一个主题活动的数字时钟，在通电时不能对一些电源电路造成校准。此外，综合性很有可能把同歩校准的逻辑性移到触发器原理的D键入端，做为一般的信号分析，因为Reset数据信号一般有传送负荷和延迟时间，那样解决会造成 DataPath上较长的延迟时间。

多线程校准的最大的优势便是不用主题活动的数字时钟，针对一些必须通电校准的电源电路，如系统总线，是很需要的；与此同时，并不像同歩校准那般，校准讯号会被作为D端键入逻辑性，促使全部DataPath十分整洁。假如多线程校准有Glitch很有可能使集成ic进到校准情况，这时候还可以根据二级DFF接受Reset，再根据tree给校准触发器原理应用，那样还可以清除键入造成的Glitch，假如设计方案中有好几个数字时钟域，能够对每一个数字时钟分派2个DFF接受Reset数据信号。

4.自动门数字时钟

GatedClock关键的优势就在于可以降低功耗总面积，还可以简单化逻辑性进而提升頻率。在编号时必须考虑到无Glitch的自动门数据信号设计方案。与此同时，在DFT设计方案时，因为触发器原理的数字时钟是前一级逻辑性的輸出（别的继承数字时钟也是有相同的难题），为了更好地检测这类触发器原理，必须为数字时钟提升一级Mux，在一切正常工作模式下，选用继承数字时钟，在扫描仪检测时选用常规的数字时钟。自动门数字时钟的首要情况发生在综合性、CTS插进及其STA剖析的情况下，在后面将开展非常的解析探讨。

5.系统总线完成

在这儿只探讨系统总线完成的方法，不涉及到系统总线的协议书。在设计方案系统总线时将面对着二种主要形式的挑选，是选用三态系统总线或是选用多通道挑选构造的系统总线。在全订制设计方案时，设计师好像更喜欢选用三态，挂在数据总线上的各种组件能够分散在处理器的不同一部分。与此同时，因为能够降低联线的总数，它必需确保在任何时刻，不产生系统总线矛盾，假如好几个推动系统总线很有可能致使比较严重的不正确，必须借助一些对策清除这个安全隐患，例如三态的也就能根据视频解码器造成Onehot的编号，避免多推动导致的逻辑错误和对处理器的危害；与此同时，三态系统总线必须连到上拉电阻上，以预防在一段时间内不推动系统总线造成系统总线数据信息不确定性，而DC等综合性并不兼容。此外，三态系统总线的电容器负荷也是一个不容忽视的难题，对特性和总面积导致不好的危害，其负荷关键来源于系统总线联接的好几个电源电路模块，系统总线合理布局自身产生一定的负荷；最终，三态系统总线给DFT设计方案也造成艰难。根据这一些原因，在非订制ASIC设计方案时，大家确实多余挑选三态系统总线的方法。比较之下，选用多通道选择符的情况是较多联线产生的走线时延难题，选择符的延时难题大部分并不是什么问题，深亚微米设计方案中，门的延迟时间区别早已减少，与此同时双层金属材料也提供了充分的走线資源。

三.逻辑性综合性及其后面设计方案相关的难题

1.编号设计风格查验

DC对编号设计风格的查验给予优良的适用，在开展逻辑性综合性以前最好先剖析一下DC的log文件，看是不是有以上的或别的的一些编号设计风格难题。根据set_dont_use指令能够严禁应用一些加工工艺有关的模块，all_registers带主要参数还可以汇报出设计方案中使用到的Latch。下边关键探讨前边提及的一些状况在综合性及其后面完成时的独特解决。与此同时，也有许多EDA专用工具给予编号设计风格开展查验。

2.多线程数字时钟域

在编号设计方案中人们根据区划，将多线程数字时钟域接受控制模块分离出来成单独的控制模块，别的控制模块都选用独立的数字时钟，综合性管束相对性简易。针对这些含有多线程数字时钟域的控制模块，如果不开展管束，DC一直企图去达到取样数字时钟的setup/hold時间，实际上，设计师并不关注多线程数字时钟域中间的这种难题，并且Metastability难题在代码环节早已处理。一般，能够设定多线程数字时钟域中间的Path为false_path。如：

set_false_path-from［get_clocksCLKB］-to［get_clocksCLKA］

假如多线程插口数据信息的操纵依照最终一种方法

（也就是在承诺的节奏内获取数据），也就必须推送方的数据信息skew操纵在一定区域内。因为并没有对这种途径开展管束（尽管能够设定这种path的Maxdelay，可是这类管束针对skew的调节并无法获得好的实际效果），专用工具没法对这种途径开展全自动提升。因而尽量使用手工制作合理布局的方式 ，让这种skew在一个可控性的范畴内，在STA环节，也必须对这种skew开展直接的剖析。

3.独特数字时钟信号分析

自动门数字时钟像全部的內部数字时钟一样，数字时钟的skew很有可能造成一些维持时间问题，默认设置 标准下，数字时钟树综合性专用工具并不把逻辑门相接的时钟信号连到数字时钟树枝，非自动门的触发器原理上的数字时钟是连在数字时钟树枝，这一数字时钟延迟时间是非常可观的，为了更好地操纵自动门数字时钟与非门控数字时钟的skew，一般 从数字时钟树叶子连接点的上一级引出来时钟信号做为操纵门的数字时钟键入。在STA环节必须对自动门数字时钟的Setup/Hold時间开展独特剖析，及其Glitch查验。随后，大家再总结一下例1的源代码中的状况，可以用图2的平面图表明。

图2.数字时钟做为一般数据信号应用的状况

为了更好地便捷探讨，数字时钟树插进之后，假定A与B中间有1个ckaCycle的skew；从图3能够看见假如选用A点作加法器的键入时造成的波形图是ckb’，选用B点做为键入时的波形图是ckb，显而易见，从例1的编码看来，ckb才算是准确的。因而务必注意到，假如数字时钟作为一般的数据信号应用时将会产生的难题，这类难题并没有一个通用性的解决方案。在这个示例中，不选用数字时钟树枝的数据信号才算是准确的，可是在此外一些运用中，就需要选用数字时钟树枝的数据信号。例如，数字时钟是CK的2个触发器原理中锁存的数据信息再由CK的上拉电阻和低电频挑选輸出，那麼，这个时候就必须做为挑选数据信号的CK从数字时钟树枝拉进来。因而，假如设计方案中采用了时钟信号做为一般数据信号的状况，在后面设计方案时就务必特别解决。

图3.Skew造成的设计方案不正确

假如设计方案中使用数字时钟的上升沿和降低沿，在数字时钟树插进的过程中也必须留意选用可以均衡上升沿和降低沿的buffer，以确保不错的pwm占空比。

4.校准数据信号

校准中的Removal难题，针对多线程校准数据信号，必须tree来均衡每个负荷点上的skew，可是，Reset数据信号的skew操纵并不像数字时钟那麼严苛，只需达到Removal查验就可以，PT等STA专用工具适用Removal的查验。

四.带Post-Layout延迟时间信息内容的门级模拟仿真

门级模拟仿真十分关键，它是最终一道副本，能够从2个层面下手，多功能性认证和时钟频率认证，最首要的是时钟频率认证，多功能性认证大部分由RTL级早已做过许多充足的工作中，假如等额的性验证成功，多功能性基本上没什么问题。

时钟频率模拟仿真必须认识到一些仿真工具所运用的延迟时间实体模型，仿真工具的延迟时间测算全是根据一种简易延迟时间实体模型：

CircuitDelay=TransportDelayInertialDelay

时钟频率模拟仿真的总体目标是根据反标SDF文档中延迟时间信息内容，仿真模拟一些在RTL级没法发生的一些状况，如校准，状态机的旋转。充足的认证应当包含在bestcase下查验短途径的hold時间，在worstcase下查验长途径的setup時间。这种现象尽管在STA也作了查验，门级模拟仿真或是很需要的，特别是在在使用数字时钟双边缘的制定中；此外，针对有多线程数字时钟插口的设计方案，必须调节多线程数字时钟的位置关联，查验是不是普遍存在着同歩不成功难题；3.3中独特时钟问题，都能够根据门仿认证其准确性；一些窄单脉冲是不是能根据IOBuffer。总而言之，这是一个十分关键的全过程，必须花大批量的時间去剖析一些重要数据信号的波型与想法的是不是一致。

汇总

ASIC设计方案是一个繁杂和全局性的全过程，从总体设计、代码设计、综合性及其物理学设计方案、时钟频率剖析、门级模拟仿真，全部全过程时间长，每一个阶段都不可以独立的思索。必须设计方案工作人员耗费很多的時间去减少或清除设计方案中不确定性的风险性，才可以制定出作用恰当，特性符合要求的商品。因而，IC设计方案的软件假如能在较大水平上减轻设计方案员工的使用工作压力，令其能够放心开展设计方案工作中，那样的设计工具针对室内设计师而言，能够说成一枚“神器”。

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