您在应用一个快速数模转换器 (ADC) 时，一直期待特性可以做到产品手册注明的频率稳定度 (SNR) 值，这也是很常规的事儿。您在检测 ADC 的 SNR 时，您也许会联接一个低颤动数字时钟元器件到转化器的数字时钟键入脚位，并增加一个适当噪音低的键入数据信号。假如您并没有从您的转化器得到 SNR 产品手册允差特性，则表明存有一些噪音偏差源。假如您相信您有着低噪音键入讯号和一种比较好的合理布局，则您的键入数据信号頻率及其来源于您数字时钟元器件颤动的搭配很有可能便是存在的问题。您会发觉“低颤动”数字时钟元器件合适于大部分 ADC 运用。可是，假如 ADC 的键入頻率数据信号和转化器的 SNR 较高，则您也许就必须提升您的晶振电路。

低颤动数字时钟元器件顶多有声称的 1 略微秒颤动标准，或是您也能从一个 FPGA转化成一样较弱的时钟信号。这会促使快速 ADC 造成 SNR 偏差难题包含 ADC 量化分析噪音、差分信号离散系统 (DNL) 效用、合理转化器內部键入噪音和颤动。运用表达式 1 中的公式计算，您还可以明确颤动是不是有什么问题，公式计算得出了外界数字时钟和纯 ADC 颤动造成的 ADC SNR 偏差。

表达式 1

在该表达式中，f_IN 为转化器的键入数据信号頻率。此外，t_JITTER-TOTAL 为时钟信号和ADC数字时钟键入控制电路的 rms 颤动。一定要注意，f_IN 并不是时钟频率 (f_CLK)。外界数字时钟元器件到 ADC 的 1 略微秒颤动合适于一些而非是全部快速 ADC 运用，如图 1 所显示。

图 1 颤动造成的 SNR 为输进讯号的涵数

表达式 1 让您可以估算出特殊 ADC 的规定数字时钟颤动预测值。比如，一个 70 dB SNR 的 ADC，键入讯号为 100 MHz，您还可以估算获得 t_{JITTER_TOTAL} 的数值 503 略微秒。假如键入 ADC 直径颤动为 150 略微秒，则由表达式 2 可获得一个较高的外界数字时钟颤动规定预测值。

表达式 2

在表达式 2 中，t_JITTER-CLK 为引入 ADC 数字时钟的颤动，而 t_JITTER-ADC 为 ADC 的直径颤动、数字时钟震幅和切线斜率。再次咱们的估计，大家让 t_JITTER-ADC 只与 ADC 的 150 略微秒內部颤动相同，并忽视数字时钟震幅和切线斜率的危害。运用表达式 2，t_JITTER-CLK 的高公司估值为 480 略微秒。

在这篇文章中，大家只基本科学研究了改进快速 ADC 时钟信号身后出现的一些难题。大家必须大量地关心数字时钟震幅和切线斜率，由于他们危害系统软件颤动。此外，大家还必须明白怎样执行低颤动晶振电路的硬件配置一部分。

在文中详细介绍的第二种数字时钟设计方案当中，您必须仔细关心几个事儿。数字时钟颤动在 ADC 键入頻率和具体数字时钟颤动层面危害 ADC 的 SNR 特性。此外，不必一直坚信数字时钟元器件生产商！在您转为商品之前，请应用 ADC 生产商带来的评诂板来检测您的数字时钟源。您会对最后結果更加喜悦。

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