根据DSP FPGA的实时监控采集系统设计方案

0 前言

图象是大自然微生物或人工合成物理学的观察对系统全球的纪录，是以物理学为媒介，以物质来纪录数据的一种方式。图象信息内容是人们认知全球的关键专业知识来源于。据专家学者统计分析，人们所得的的消息有80％之上是来源于双眼摄入的图象。而实际上，这类静态数据的图象已不能满足我们对视頻消息的规定。伴随着大家对视頻信息的需求愈来愈高，超清、实用性视頻信息量越来越大，视頻的并行处理难度系数也在慢慢扩大。文中列出了一款根据DSP FPGA的内嵌式实时监控采集系统的设计方法，该体系能够普遍使用于关联信息安全的场地，如金融机构、飞机场、地铁站、大型商场等。

1 实时监控收集体系结构

普遍的h264编码系统软件具体有二种：一种是根据单CPU(单片机设计、ARM等)的视频采集卡，特性是构造简易，便于完成，缺陷是不能即时地对视頻数据信息进行解决，必须 采用外界CPU来实现相应的视频编辑优化算法，因此成本增加，升級维护保养难度系数大；另一种是根据主从关系CPU(ARM DSP，FPGA DSP等)的内嵌式视频采集卡，特性是系统软件高宽比集成化，便于保护升級，能够达到h264编码的要求，与此同时能够实现相应的视頻优化算法，成本费较低。因而，文中列出了一种根据DSP FPGA的内嵌式h264编码系统软件方案设计。其体系结构框架图如图所示1所显示。

2 系统软件硬件开发

本体系的设计理念是根据模仿的视频摄像头来获得视频流，随后选用AD转换集成icSAA71 11A将仿真模拟的PAL风格视频流变换为YUV4：2：2的数据视频流。设计方案应用FPGA集成icEP1C6Q240C8做为协处理器，来进行视频流的缓存文件视频帧的生成，根据双RAM的乒乓球构造来完成视頻帧的一致性，并在进行视頻信息的前处理后，将视頻数据信息引入到DSP中，进行相应的视频编辑优化算法(如缩小等)，最终对解决完的短视频信息开展传递和储存。与此同时，主CPUDSP还担负对h264编码集成ic开展复位配备。其系统软件硬件配置构造如图2所显示。

2．1 h264编码控制模块

设计方案一个h264编码系统软件的关键步骤，一般是将外界的光信号灯不亮转变成电子信号，随后利用专用型的视频转换集成ic，来将仿真模拟的视频流变换为数据视频流。本设计方案使用的是仿真模拟CMOS监控摄像头和Philips企业的性能卓越视頻AD转换集成电路芯片集成icSAA71 11A。

SAA7111A是Philips企业的一款性能卓越视頻键入解决集成ic。它一共有四路仿真模拟视频流键入端，能够键入4路CVBS或2路S视頻(Y／C)数据信号，还可以程序编写挑选四路视頻键入中的一路或是双路构成差异的工作模式；可完成行同歩、场同歩数据信号的自行检测、分离出来，或场频50 Hz或60 Hz自动识别，并可在PAL制和INTSC制中间自行转换，与此同时能对不一样键入风格的色度数据信号、偏色数据信号做好解决，完成色度、饱和度和对比度的片内实时处理；SAA7111A中的I2C总线插口能够对片内存储器开展设定。它有3两个操纵存储器，在其中的2两个可编程控制器；该元件的输入输出为16位V．PO系统总线，輸出文件格式有12位YUV4：1：1、16位YUV4：2：2、8位CCIR－656、16位565RGB和24位的888RGB；輸出数据信号可给予取样数字时钟、行同歩、场同歩等多种多样同歩数据信号。

SAA7111A可将PAL风格的仿真模拟视数据信号频转换为YUV4：2：2的16位数字信息数据信息，尺寸为625×720×16 bit，其中25行作为场回扫，因而，每帧的合理数据信息有576×720×16 bit。 2．2 视頻前面解决控制模块
智能化后的视頻信息量一般都十分极大。为了更好地确保视頻信息的一致性和实用性，系统软件专业制定了短视频的前面解决控制模块。其具体功用是进行视頻信息的缓存文件，视頻帧的生成，乒乓球实际操作及其与DSP的通讯。因为FPGA內部能不断程序编写，能够使系统软件简单化，减少主控板总面积，便于维护保养，升級便捷，因而，文中运用了ALTERA的EP1C6Q240C8来进行视頻前面解决作用。 因为该视频转换集成ic沒有给予详细地址数据信号，因此必须在FPGA內部设计方案一个详细地址发生器，以使数据信息能够相应的储存起來。SAA7111A给予有4个关键数据信号：LLC(参照时钟信号)、HREF(水准参照数据信号)、VREF(竖直参照数据信号)、RTSO(奇偶数场数据信号)。 因为PAL风格具备隔行扫描特点，因而，收集的短视频信息可被分成奇偶数场。由于视頻图象处理是应对完整性的视頻帧，因此必须将奇偶数场的短视频信息开展生成。其建立方式是奇偶数两部分合成一帧数据，即：偶场详细地址=基详细地址O 偏位详细地址；奇场详细地址=基详细地址E 偏位详细地址。帧生成实际操作平面图如图所示3所显示。

为了更好地确保h264编码系统软件的实用性，该操作系统应用双RAM的乒乓球组织。乒乓球实际操作在FPGA时钟频率设计方案中的应用十分普遍，是一种经典的以总面积换速率的制定观念。这类构造是将键入数据流分析根据键入数据信息挑选模块等时地将数据流分析分派到2个数据信息缓冲区域。在第一个缓存周期时间，将导入的数据流分析缓存文件到数据信息缓存控制模块1上；在第2个缓存周期时间，则根据键入数据信息挑选模块的变换来将导入的数据流分析缓存文件到数据信息缓存控制模块2，与此同时将数据信息缓存控制模块1缓存文件的第一个周期时间的数据信息根据輸出数据信息挑选模块的挑选后，送至计算控制部件开展解决；自此在第三个缓存周期时间，再度转换数据信息的导入与輸出缓存控制模块。这般循环系统，循环往复。其实际状态机如图4所显示。

系统软件中的通讯控制模块首要是在DSP解决完数据信息后给FPGA推送一个数据信号，以通告DSP处在空余情况，当FPGA內部控制模块接到后，再将传输数据到DSP上。

2．3 视頻后面解决控制模块

本系統使用的是，TI公司的性能卓越、功耗低指定DSP芯片TMS320VC5509A，它里面的主数字时钟输出功率最多可以达到200 MHz，响应速度最大400MIPS；该DSP的上面RAM很大，包含32 K×16位DARAM和96 K×16位SARAM，共128 K×16位的上面储存空间；其片上外接设备丰富多彩，包含实时时钟RTC、10位ADC、MCBSP插口、USB高速接口(速度为12Mb／s)，也有MMC／SD(多媒体卡)插口、I2H插口等；该DSPCPU为低压供电系统，选用1．6 V的核心工作电压。3．3 V的I／O工作电压，功能损耗低达0．2 mW／MIPS。

DSP做为h264编码系统软件的主CPU，关键进行各种插口和外接设备的配制及其视頻的并行处理。包含数字时钟产生器(PLL)、I2C总线插口、EMIF控制模块、USB接口等。

各种插口仅有相互配合，才可确保的常规运作。在其中数字时钟产生器承担将外界24 MHz的晶振电路数字时钟内存超频为200 MHz的体系工作中数字时钟：I2C总线承担对h264编码集成icSAA711 1A开展复位配备：USB接口承担与上位机软件通讯，以达到信息的传送。

充分考虑视頻信息的巨大和DSP上面ROM的局限，本体系在DSP外界拓展了一块4 M×16 bit的SDRAM和一块256 K×16 bit的FLASH。在其中SDRAM投射在DSP的CE2、CE3室内空间，FLASH投射在CE1室内空间。因为外接设备插口配备一般都比较繁杂，因而采用了TI公司的上面适用函数库(CSL)，以简单化客户插口的配备。

视頻数据信息中一般都是会存有许多沉余信息内容(時间信息冗余、室内空间信息冗余等)，因而具备缩小的重要性。视频编码的首要目标便是在确保重新构建品质的条件下，以尽可能少的比特犬数来表现视頻信息内容，尽可能除去视頻图象数据信息自身具备的多种多样沉余特点，如室内空间沉余、時间沉余、心理状态视觉效果沉余和熵编号沉余等。普遍的缩减规范有JPEG、MPEG－1、MPEG－2、H．261及其H．263等。这种优化算法一般都比较繁杂，解决的信息量也十分极大。而选用哈佛大学系统总线和生产流水线实际操作等内部构造DSP在视频编辑优化算法的完成上有着极大优点。视頻优化算法的程序编写和调节可在CCS(code composer studio)2．0自然环境下进行，可应用C语言完成，那样有益于混合开发的移殖、提升和升級。

3 结语

文中所制定的根据DSP FPGA的实时监控采集系统，选用双RAM的乒乓球构造来完成对短视频的即时收集，运用DSP主CPU来完成JPEG压缩算法，与此同时应用可视化编程技术性并运用JTAG系统对开展线上调节。因而，该操作系统具备体型小、低成本、功能损耗低、速度更快、适应能力强、有利于维护保养等特性，因而，在图片的并行处理层面有着优良的应用前景。

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