时序逻辑电路的剖析，是指已知时序逻辑电路图，经过剖析断定其逻辑功用。首要由已知逻辑电路图写出触发器的驱动方程、时钟方程及电路的输出方程；然后把驱动方程代入触发器的特性方程求出电路的状况方程；进而由状况方程列写状况改换表，或画出时序图（也可做状况改换图）；终究经过对状况改换规矩的剖析，断定电路的逻辑功用。

上述剖析办法具有通用性，它既适用于同步时序逻辑电路，又适用于异步时序逻辑电路；既可用于剖析计数器电路，又可用于剖析寄存器电路。

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