1.二进制异步加计数器的原理

　　原理剖析:假定各触发器均处于0态，依据电路构造特征以及D触发器作业特性，不行贵到其状况图和时序图，它们别离如图8.4.2和图8.4.3所示。其间虚线是思考触发器的传输推延时刻tpd后的波形。

　　由状况图能够了解地看到，从初始状况000(由清零脉冲所置)开端，每输入一个计数脉冲，计数器的状况按二进制递加（加1），输入第8个计数脉冲后，计数器又回到000状况。因而它是23进制加计数器，也称模八（M=8）加计数器。

　　从时序图能够了解地看到Q0，Q1,Q2的周期别离是计数脉冲（CP）周期的2倍，4倍、8倍，也便是说Q0,Q1,Q2,别离对CP波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。

　　需求阐明的是，由图8.4.3中的虚线波形可知，在思考各触发器的传输推延时刻tpd时,关于一个n 位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来,到n 个触发器都翻转安稳,需求阅历的最长时刻是ntpd ，为确保计数器的状况能精确反响计数脉冲的个数,下一个计数脉冲（上升沿）有必要在ntpd 后到来，因而计数脉冲的最小周期Tmin＝ntpd 。

　　2.二进制异步减计数器的原理

　　原理剖析：图8.4.4是3位二进制异步减计数器的逻辑图和状况图。从初态000开端，在榜首个计数脉冲作用后，触发器FF0由0翻转为1（Q0的借位信号），此上升沿使FF1也由0翻转为1(Q1的借位信号)，这个上升沿又使FF2 由0翻转为1，即计数器由000变成了111状况。在这一进程中，Q0向Q1进行了借位,Q1向Q2进行了借位。尔后，每输入1个计数脉冲，计数器的状况按二进制递减（减1）。输入第8个计数脉冲后，计数器又回到000状况，结束一次循环。因而，该计数器是23进制（模8）异步减计数器，它一样具有分频作用。

　　3.二进制同步加计数器，同步减计数器的原理

　　二进制同步加计数器的原理剖析：图8.4.5是用JK触发器（但已令J=K）构成的4位二进制（M=16）同步加计数器。

　　由图可见，各位触发器的时钟脉冲输入端接同一计数脉冲CP ，各触发器的驱动方程别离为J0=K0=1,J1=K1=Q0、J2=K2=Q0Q1、 J3=K3=Q0Q1Q2 。

　　依据同步时序电路的剖析办法，可得到该电路的状况表，如表8.4.1所示。设从初态0000开端，因为J0=K0=1,所以每输入一个计数脉冲CP，最低位触发FF0就翻转一次，别的位的触发器FFi仅在 Ji＝Ki=Qi-1Qi-2……Q0＝1的条件下，在CP 降低沿到来时才翻转。

　　二进制同步减计数器的原理剖析：同步计数器的电路构造较异步计数器凌乱，需求添加一些输入操控电路，因而其作业速度受这些操控电路的传输推延时刻的绑缚。假定将图8.4.5电路中触发器FF1、FF2和FF3的驱动信号别离改为如下所示，即可构成4位二进制同步减计数器.

　　4.二进制同步可逆计数器的原理

　　原理剖析：4位二进制同步可逆计数器如图8.4.7所示，它是在前面介绍的4位二进制同步加和减计数器的根底上，添加一操控电路构成的。由图可知，各触发器的驱动方程别离为

　　当加/减操控信号X=1时，FF1－FF3中的各J、K 端别离与低位各触发器的Q 端接通，进行加计数；当X=0时，各J、K 端别离与低位各触发器的Q 端接通，进行减计数，结束了可逆计数器的功用。

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