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电工技术基础 混合集成电路的电磁兼容设计思路
混和集成电路芯片的电磁兼容测试设计理念
1 前言
混和集成电路芯片（Hybrid Integrated Circuit）是由半导体材料集成化加工工艺与厚（薄）膜加工工艺融合而制作的集成电路芯片。混和集成电路芯片是在硅片上放涂膜方式制做厚膜或塑料薄膜元器件以及互联线，并在同一硅片上把公司分立的集成电路芯片、片式集成电路芯片或小型元器件混和拼装，再另加封裝而成。具备拼装密度大、稳定性高、电气性能好等特性。
伴随着线路板规格缩小、走线相对密度增加及其输出功率的持续提升 ，电源电路中的电磁辐射状况也更加突显，电磁兼容测试难题也就变成一个电子控制系统能不能正常的作业的重要。线路板的电磁兼容测试设计方案变成控制系统设计的重要。
2 电磁兼容测试基本原理
电磁兼容测试就是指电子产品和开关电源在一定的干扰信号条件下一切正常稳定运行的工作能力，与此同时也是电子产品和开关电源限定本身造成干扰信号和防止影响周边其他电子产品的工作能力。
一切一个干扰信号的产生需要具有三个基本上标准:最先要具有干扰信号,也就是造成有危害磁场的设备或机器设备;次之是要具备散播影响的方式,一般觉得有俩种方法:传输藕合方法和辐射源藕合方法,第三是要有易受影响的脆弱机器设备。因而,处理电磁感应兼容问题应对于干扰信号的三要素,逐一开展处理:减少影响产生元器件的影响抗压强度；断开影响的传播途径；减少对系统影响的敏锐水平。
混和集成电路芯片设计方案中普遍存在的干扰信号有: 传输影响、串频影响及其辐射源影响。在处理EMI难题时，最先应明确发送源的藕合方式是传输的、辐射源的，或是串频。假如一个高力度的瞬变电流量或迅速提升的电流发生在挨近乘载数据信号的电导体周边，干扰信号的难题主要是串频。假如干扰信号和比较敏感元器件中间有完善的线路联接，则是传输影响。而在二根传送高频率讯号的平行面输电线中间则会造成辐射源影响。
在混和电源电路硅片上开关电源和接地线的引出来焊层应呈对称布局，最好是匀称地遍布很多开关电源和接地线的I/O联接。裸集成ic的贴装区联接到最负的电位差平面图。
在采用双层混和电源电路时，线路板的固层分配伴随着实际电源电路更改，但一般具备下列特点。
（1）开关电源和地质构造分派在里层，可视作屏蔽掉层，能够非常好地抑止电路板上原有的共模RF影响，减少高压电源的遍布特性阻抗。
（2）板内开关电源表面和地平面图尽可能互相相邻，一般地平面图在开关电源平面图以上，那样还可以运用固层电容器做为开关电源的光滑电容器，与此同时接地平面对开关电源平面图划分的辐射源电流量具有屏蔽掉功效。
（3）走线层应尽可能分配与开关电源或地平面图邻近以造成扩散系数对消功效。
3.3输电线的合理布局
在控制电路中，通常只重视提升走线相对密度，或追求完美合理布局匀称，忽略了路线合理布局对防止影响的危害，使很多的数据信号辐射源到室内空间产生影响，很有可能会造成 大量的电磁兼容测试难题。因而，优良的走线是决策设计方案取得成功的重要。
3.3.1 接地线的合理布局
接地线不但是电源电路工作中的电位差定位点，还能够做为数据信号的低特性阻抗控制回路。接地线上较常用的影响便是地环城路电流量造成 的地环城路影响。处理好这一类影响难题，就相当于解决了大多数的电磁兼容测试难题。接地线上的噪声关键对数字电路设计的地脉冲信号导致危害，而数字电路设计輸出高电平时，对接地线的噪音更加比较敏感。接地线上的影响不但将会造成电源电路的错误操作，还会继续导致传输和辐射源发送。因而，减少这种影响的重中之重就取决于最大限度地减少接地线的特性阻抗（针对数字电路设计，减少接地线电感器至关重要）。
接地线的格局要留意以下几个方面[3]：
（1）依据不一样的电源电压，数字电路设计和数字集成电路各自设定接地线。
（2）公共性接地线尽量字体加粗。在选用双层厚膜加工工艺时，可专业设定地面线，那样有利于减少环城路总面积，与此同时也减少了接纳无线天线的高效率。而且可做为电源线的屏蔽掉体。
（3）应防止梳状接地线，这类构造使数据信号流回环城路非常大，会提升辐射源和敏感性，而且集成ic中间的公共性特性阻抗也有可能导致电源电路的操作失误。
（4）板上配有好几个集成ic时，接地线上面发生很大的电势差，应把接地线设计方案成封闭式环城路，提升线路的噪声容限。
（5）与此同时具备仿真模拟和数据作用的线路板，仿真模拟地和数据地一般是分离出来的，只在开关电源处联接。
3.3.2 电源插头的合理布局
一般而言，除立即由电磁波辐射造成的影响外，经过电源插头造成的干扰信号更为普遍。因而电源插头的格局也很重要，一般 应遵循下述标准[3,4]。
（1）电源插头尽量挨近接地线以减少供电系统环城路总面积，差模辐射源小，有利于减少电源电路交扰。不一样开关电源的供电系统环城路不必互相重合。
（2）选用双层加工工艺时，仿真模拟开关电源和数据开关电源分离，防止互相影响。不必把数据开关电源与仿真模拟开关电源重合置放，不然便会造成滤波电容，毁坏分离度。
（3）开关电源平面图与地平面图可运用彻底介质隔离，頻率和效率很高时，应取用低相对介电常数的物质料浆。开关电源平面图应挨近接地平面，并计划在接地平面下，对开关电源平面图划分的辐射源电流量具有屏蔽掉功效。
（4）集成ic的开关电源脚位和接地线脚位中间应开展去耦。去耦电容选用0.01uF的内置式电容器，应接近集成ic安裝，使去耦电容的控制回路总面积尽量减少。
（5）采用帖片集成ic时，尽可能采用开关电源脚位与地脚位靠得较近的集成ic，能够进一步减少去耦电容的配电控制回路总面积，有益于完成电磁兼容测试。
3.3.3电源线的合理布局
在应用单面塑料薄膜加工工艺时，一个简单可用的办法是先布好接地线，随后将重要数据信号，如快速时钟信号或灵敏电源电路挨近他们的地控制回路布局，最终对其他电源电路走线。电源线的摆放最好是依据数据信号的走向次序分配，使电路板上的数据信号迈向顺畅。
假如要把EMI降到最少，就要电源线尽可能挨近与它组成的流回电源线，使控制回路总面积尽量小，以防产生辐射源影响。低电频数据信号安全通道不可以挨近上拉电阻数据信号安全通道和无过滤的电源插头，对噪音比较敏感的走线不必与大电流量、快速电源开关线平行面。假如很有可能，把全部重要布线都布局成带状线。不兼容的电源线（数据与仿真模拟、快速与低速档、大电流量与小电流量、高电压与低压等）应互相避开，不必平行面布线。数据信号间的串扰对邻近平行面布线的尺寸和布线间隔极为比较敏感，因此尽可能使快速电源线与其他平行面电源线间隔放大且平行面长短变小。
导带的电感器与其说长短和尺寸的多数正相关，与其说总宽的多数反比。因而，导带要尽量短，同一元器件的各个详细地址线应手机充电线尽量维持长短一致，做为电源电路I/O的输电线尽量减少邻近平行面，最好是在中间加电线接头，可高效抑止串扰。低速档数据信号的走线相对密度能够相对性大些，快速数据信号的走线相对密度应尽可能小。
在双层厚膜加工工艺中，除开遵循单面走线的标准外还应留意：尽可能设计方案独立的地面线，数据信号层分配与地质构造邻近。不可以应用时，务必在高频率或灵敏电源电路的相邻设定一根接地线。遍布在不一样层上的电源线迈向应互相竖直，那样能够降低电线间的静电场和电磁场藕合影响；同一层上的电源线维持一定间隔，最好用相对应接地线控制回路防护，降低电线间数据信号串扰。每一条快速电源线要限定在同一层上。电源线不必离硅片边沿太近，不然会造成特点特性阻抗转变，并且很容易造成边沿场，提升向外的辐射源。
3.3.4 数字时钟路线的合理布局
晶振电路在模拟电路中具有主要影响力，与此同时也是造成电磁波辐射的具体来源于。一个具备2ns上升沿的时钟信号辐射源动能的频带可以达到160MHz。因而设计方案好晶振电路是确保做到全部电源电路电磁兼容测试的重要。有关晶振电路的合理布局，有下列常见问题：
（1）不必选用菊花链构造传输时钟信号，而应采取星形构造，即全部的数字时钟负荷立即与数字时钟输出功率控制器互相连接。
（2）全部联接晶振电路键入/ 輸出端导带尽可能短，以降低噪音影响及分布电容对晶振电路的危害。
（3）晶振电路电容器接地线应应用尽可能宽而短的导带联接至元器件上；离晶振电路近期的数据地脚位，应尽量避免过孔。
4 结语
文中详尽表述了混和集成电路芯片干扰信号造成的缘故，并融合混和集成电路芯片的加工工艺特性指出了系统软件电磁兼容测试设计方案中应特别注意的情况和采用的具体办法，为提升混和集成电路芯片的emc性确立了基本。
3 电磁兼容测试设计方案
在混和集成电路芯片电磁兼容测试性设计方案时最先要做多功能性检测，在计划方案已确认的线路中检测电磁兼容测试性指标值能不能符合要求，若不符合就需要改动主要参数来做到指标值，如信号强度、输出功率、重新选择元器件等。次之是做防护力设计方案，包含过滤、屏蔽掉、接地装置与钢筋搭接设计方案等。第三是做布置的调节性设计方案，包含空间布局的检测，电子器件及电线的合理布局检测等。一般，电源电路的emc性设计方案包含：加工工艺和构件的挑选、电源电路合理布局及电线的布置等。
3.1加工工艺和构件的选择
混和集成电路芯片有三种生产制造加工工艺可选择，单面塑料薄膜、双层厚膜和双层共烧厚膜。塑料薄膜加工工艺可以生产制造密度高的混和电源电路需要的小规格、低输出功率和高电流强度的电子器件，具备高品质、平稳、靠谱和灵活性的特性，合适于快速高频率和高封裝相对密度的线路中。但只有做单面走线且费用较高。双层厚膜加工工艺可以以较低的成本费生产制造双层互联电源电路，从电磁兼容测试的方面而言，双层走线能够减少pcb线路板的电磁波辐射并提升pcb线路板的抗干扰性。由于能够设定专业的电源层和地质构造，使数据信号与电线中间的间距仅为固层间距。那样，板上全部数据信号的控制回路总面积就可以降至最少，进而合理减少差模辐射源。
在其中双层共烧厚膜加工工艺具备大量的优势，是现阶段微波感应器集成化的主要技术性。它还可以达到更几层的走线，便于内埋电子器件，提升拼装相对密度，具备优良的高頻特点和远程数据传输特点。除此之外，与塑料薄膜技术性有着优良的兼容模式，二者融合可达到高些拼装相对密度和更强特性的混和双层电源电路。
混和线路中的有源器件一般采用裸集成ic，沒有裸集成ic时可采用对应的封裝好的集成ic，为获得较好的EMC特点，尽可能采用表贴式集成ic。挑选集成ic时在考虑商品性能指标的条件下，尽可能采用低速档数字时钟。在HC可用时决不应用AC，CMOS4000可以就无需HC。电容器应具备低的等效电路串联电阻，那样还可以防止对数据信号导致大的衰减系数。
混和电源电路的封裝可选用可伐金属材料的基座和壳盖，平行面缝焊，具备不错的拦截功效。
3.2电源电路的合理布局
在开展混和微电路的合理布局区划时，最先要考虑到三个关键要素：键入/輸出管脚的数量，元器件相对密度和功能损耗。一个好用的規則是块状元器件所占总面积为硅片的20% ，每平方英寸损耗输出功率不超2W。
在元器件布局层面，正常情况下应将互相相关的元件尽可能挨近，将数字电路设计、数字集成电路及电路各自置放，将高频电路与低頻电源电路分离。易形成噪音的元器件、小电流量电源电路、大电流量电源电路等应尽可能避开时序逻辑电路。对晶振电路和高频电路等关键影响和放射性物质应独立分配，避开比较敏感电源电路。I/O集成ic要坐落于贴近混和电源电路封裝的I/O出入口。
高频率电子器件尽量减少联线，以降低遍布主要参数和相互之间的干扰信号，易受影响电子器件不可以互相离得太近，I/O尽可能避开。振荡器尽量挨近应用时钟电路的部位，并避开数据信号端口和低电频数据信号集成ic。电子器件要与硅片的一边平行面或竖直，尽量使电子器件平行面排序，那样不但会减少电子器件中间的遍布主要参数，也合乎混和电源电路的生产制造加工工艺，便于生产制造。
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