1.电路构造及原理

3位并行比照型A/D改换器原理电路如图1所示。它由电阻分压器、寄存器及编码器构成。图中的8个电阻将参看电压 分红8个等级，其间7个等级的电压别离作为7个比照器 的参看电压，其数值别离为 /15、3 /15、¼13 /15。输入电压 ，它的巨细抉择各比照器的输出状况，例如，0£ < /15时， ~ 的输出状况都为0；当3 /15£ <5 /15时，比照器 ，别的各比照器的状况均为0。依据各比照器的参看电压值，能够断定输入仿照电压值与各比照器的输出状况的联络。比照器的输出状况由D触发器存储，经优先编码器编码，得到数字量输出。优先编码器优先等级最高是 。

设 改动计划是0~ ，输出3位数字量为 ，3位并行比照型A/D改换器的输入、输出联络如表3所示。

在并行A/D改换器中，输入电压 一同加到悉数比照器的输入端，从 参加到3位数字量安稳输出所阅历的时刻为比照器、D触发器和编码器推延时刻之和。如不思考上述器材的推延，能够为3位数字量是与 输入时刻一同取得的。所以它具有最短的改换时刻。

图1 3位并行比照型A/D改换器

表1. 3位并行比照型A/D改换器输入与输出联络对照表

2.并行A/D改换器特征

（1）改换速度最快。因为改换是并行的，其改换时刻只受比照器、触发器和编码器电路推延时刻的绑缚。

（2）制成分辩率较高的集成并行A/D改换器是比照艰难的。因为跟着分辩率的行进，元件数目要按几许级数添加。一个n位改换器，所用比照器的个数为 ，位数越多，电路越杂乱。如8位的并行A/D改换器就需求 =225个比照器。

（3）为了处理行进分辩率和添加元件数的仇视，能够分级并行改换的办法。十位分级并行A/D改换器原理图如2图所示。图中输入仿照信号 ，经取样坚持电路分为两路，

图2 分级并行改换十位A/D改换器

一路先经榜首级5位并行A/D改换进行粗改换得到输出数字量的高5位，另一路送至减法器，与高5位D/A改换得到的仿照电压相减。因为相减所得到差值电压小于1 ，为确保第二级A/D改换器的改换精度，将差值拓宽 =32倍，送第二级5位并行比照A/D改换器，得到低5位输出。这种办法尽管在速度上做了献身，却使元件数大为削减，在需求统筹分辩率和速度的状况下常被选用。

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